|
|
Hardwarová akcelerace hry SUDOKU
Jurinek, Róbert ; Puš, Viktor (oponent) ; Kaštil, Jan (vedoucí práce)
Tato práce pojednáva o implementaci hardwarové jednotky řešící SUDOKU. V práci jsem zadefinoval pojmy týkající se hlavolamu SUDOKU a popsal některé jeho vlastnosti, zejména z hlediska řešení na počítačovém systému. Práce dále popisuje některé techniky používané při řešení SUDOKU a možnosti jejich hardwarové implementace. V hlavní části je popsána konkrétní realizace jednotky řešící SUDOKU a také je zhodnocena výkonnost navržené jednotky. Jednotku jsem ověřil i na reálném hardwaru. V závěru práce jsem zhodnotil možnosti dalšího rozšíření navržené jednotky.
|
|
|
Zpracování obrazu v FPGA
Maršík, Lukáš ; Španěl, Michal (oponent) ; Zemčík, Pavel (vedoucí práce)
Tato bakalářská práce pojednává o hardwarové realizaci grafického algoritmu pro vykreslování objektů popsaných pomocí 3D point clouds - reprezentace prostorových objektů. Základ pro implementaci funkčních jednotek tvoří FPGA (Field-Programmable Gate Array) párované s DSP (Digital Signal Processor). Využitím více párů a s tím spojenou distribucí zátěže vzniká zajímavá možnost zrychlování výpočtů. Vstupními daty jsou takzvané 3D point clouds, neboli množiny bodů, které jsou pro účel vykreslení převedeny na orientované kružnice promítnuté do 2D - elipsy. Jako grafická reprezentace se jeví pro spoustu účelů mnohem použitelněji, než nejběžněji používané sítě trojúhelníků. Popsána je i samotná implementace odpovídající návrhu systému.
|
|
|
Hardwarově akcelerovaná funkční verifikace procesoru
Funiak, Martin ; Kajan, Michal (oponent) ; Zachariášová, Marcela (vedoucí práce)
Mezi aktuálně používané verifikační přístupy patří funkční verifikace. Při funkční verifikaci se ověřuje korektnost implementace počítačového systému vzhledem k specifikaci. Slabým místem v rámci přístupu funkční verifikace je její časová náročnost, na kterou má vliv pomalá softwarová simulace implicitně paralelních hardwarových systémů. V této práci je představeno řešení využívající hardwarovou akceleraci funkční verifikace procesoru. Úvodní kapitoly tvoří teoretický základ pro následující kapitoly, ve kterých se nachází analýza a výběr řešení, návrh verifikačního prostředí a implementační detaily. Závěr práce obsahuje testování výsledného produktu, zhodnocení výsledků práce a vyhlídky do budoucna.
|
|
|
Hardwarová akcelerace filtrace obrazu
Zelinka, Martin ; Slaný, Karel (oponent) ; Vašíček, Zdeněk (vedoucí práce)
Tato bakalářská práce se zabývá hardwarovou akcelerací filtrace obrazu s využitím FIR filtrů. Definuje základní pojmy týkající se digitálního obrazu, popisuje princip filtrace a stručně vysvětluje techniky používané při detekci hran v obraze a při vyhlazování obrazu. Hlavním cílem práce je rozbor několika metod akcelerace FIR filtrů, které jsou vhodné pro realizaci v hardwaru, a následná implementace vybrané metody s možností změny konfigurace za běhu s ohledem na maximální propustnost. V závěru práce je uvedeno vyhodnocení metody z hlediska propustnosti a provedeno srovnání s optimální softwarovou implementací.
|
|
| |
|
|
Akcelerace algoritmů pro hledání palindromu a opakujících se struktur
Voženílek, Jan ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Veškerá genetická informace živých organismů je uložena v DNA. Zkoumání její struktury a funkce představuje důležitou oblast výzkumu moderní biologie. Jednou ze zajímavých struktur, vyskytujících se v sekvencích DNA, jsou také palindromy. Na základě jejich výzkumu se předpokládá, že hrají důležitou roli při interpretaci informace uložené v DNA, jelikož se často vyskytují v okolí důležitých genů. Jejich hledání je složitější díky výskytu mutací (změn v posloupnosti prvků DNA), což zvyšuje časovou složitost algoritmů. Proto má smysl zabývat se jejich paralelizací a akcelerací. Rozborem metod pro hledání palindromů a návrhem akcelerační architektury se zabývá tato práce. Výpočet pomocí hardwarové jednotky implementované v čipu FPGA na kartě ml555 může být až 6 667krát rychlejší oproti nejlepšímu známému softwarovému řešení využívajícímu sufixová pole.
|
|
|
Algoritmy zpracování signálu v FPGA
Maršík, Lukáš ; Fučík, Otto (oponent) ; Zemčík, Pavel (vedoucí práce)
Tato diplomová práce pojednává o možnostech zpracování signálů pomocí digitálních zařízení. Zejména se jedná o analýzu odezvy Dopplerova radaru a následné získání informací o detekovaném objektu (rychlost, směr pohybu, délka, ...). Jde však o málo probádanou oblast, a proto je nezbytné vypůjčit si některé postupy z různých oborů, více či méně příbuzných informačním technologiím. V případě využití nekonvenčních výpočetně náročných metod, které však lze snadno provádět souběžně, je předpokládána hardwarová realizace na čipech FPGA. Propojením s radarovým modulem vzniká velmi rychlý on-line systém, schopný řešit většinu úkonů přímo a v reálné čase. Na výstup jsou pak s minimálním zpožděním odesílána již zpracovaná a transformovaná data, která je možno vizualizovat a zobrazit.
|
|
|
Hardware Accelerated Functional Verification
Zachariášová, Marcela ; Kotásek, Zdeněk (oponent) ; Kajan, Michal (vedoucí práce)
Functional verification is a widespread technique to check whether a hardware system satisfies a given correctness specification. The complexity of modern computer systems is rapidly rising and the verification process takes a significant amount of time. It is a challenging task to find appropriate acceleration techniques for this process. In this thesis, we describe theoretical principles of different verification approaches such as simulation and testing, functional verification, and formal analysis and verification. In particular, we focus on creating verification environments in the SystemVerilog language. The analysis part describes the requirements on a system for acceleration of functional verification, the most important being the option to easily enable acceleration and time equivalence of an accelerated and a non-accelerated run of a verification. The thesis further introduces a design of a verification framework that exploits the field-programmable gate array technology, while retaining the possibility to run verification in the user-friendly debugging environment of a simulator. According to the experiments carried out on a prototype implementation, the achieved acceleration is proportional to the number of checked transactions and the complexity of the verified system. The maximum acceleration achieved on the set of experiments was over 130 times.
|
|
|
Akcelerace šifrování přenosu síťových dat
Koranda, Karel ; Kajan, Michal (oponent) ; Polčák, Libor (vedoucí práce)
Tato práce se zabývá tvorbou hardwarové jednotky urychlující proces zabezpečení přenosu síťových dat z vestavěného zařízení, které je součástí systému pro zákonné odposlechy vyvíjeného v rámci projektu Sec6Net. Součástí práce je analýza dostupných bezpečnostních mechanismů pro zabezpečení přenosu dat počítačovou sítí, na jejímž základě je jako nejvhodnější pro cílový systém vybrán protokol SSH. Práce se dále zabývá rozborem možných variant akcelerační jednotky pro protokol SSH a podrobným návrhem a implementací varianty jednotky založené na algoritmu AES-GCM, který zajišťuje důvěrnost, integritu a autentizaci přenášených dat. Implementovaná akcelerační jednotka dosahuje propustnosti 2,4 Gb/s.
|
|
|
Accelerated Graphical User Interfaces
Navrátil, Ladislav ; Maršík, Lukáš (oponent) ; Beran, Vítězslav (vedoucí práce)
This thesis is focused on a multi-platform graphical user interface and its hardware acceleration. It describes what the user interfaces are, it compares the tools used for their creation, and the methods of their realization. The main focus is a custom design and implementation of tools used for creating a cross-platform hardware accelerated graphical user interface. It compares my own concept with existing solutions, and places it into practice on a project with an external company.
|
host ::
RSS.