|
Automatizace verifikace řízené pokrytím pro procesory ASIP
Badáň, Filip ; Hynek, Jiří (oponent) ; Zachariášová, Marcela (vedoucí práce)
Táto práca sa zaoberá návrhom a implementáciou automatizácie verifikácie riadenej pokrytím pomocou genetického algoritmu pre aplikačne špecifické procesory. Cieľom práce je prepojiť verifikačné prostredie podľa metodiky UVM s už navrhnutým genetickým algoritmom a pripraviť ho na integráciu do vývojového prostredia Codasip Studio. Jadro finálneho riešenia spočíva v úprave UVM komponentov verifikačného prostredia a v zabezpečení správnej komunikácie genetického algoritmu s generátorom náhodných aplikácií.
|
|
Verifikace koncového bodu v síti SpaceWire
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této bakalářské práce je verifikace SpaceWire IP coru vytvořeného na Ústavu mikroelektroniky Fakulty elektrotechniky a komunikačních technologií, VUT v Brně. Práce má 3 hlavní části. V první části práce je stručný popis standardu SpaceWire. Druhá část práce se zabývá teoretickým popisem verifikace. Poslední část práce se věnuje praktické části verifikace koncového bodu sítě SpaceWire.
|
|
Prostředí pro verifikaci digitálních filtrů
Tesařík, Jan ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Diplomová práce se zabývá návrhem verifikačního prostředí pro analýzu systémů s digitálními filtry. Verifikační prostředí je napsáno v jazyce SystemVerilog a je generováno programem, který také obstarává generování vstupních dat pro systém filtrů. Pro získání referenčních dat je využito programového prostředí Matlab. Simulace navrženého zapojení s digitálními filtry probíhá v programu ModelSim. Hlavním sledovaným parametrem je funkční pokrytí, které udává jak velká část HDL popisu byla otestována.
|
|
Verifikace systému pro detekci nežádoucího provozu
Košař, Vlastimil ; Martínek, Tomáš (oponent) ; Tobola, Jiří (vedoucí práce)
Tato práce pojednává o verifikaci systému pro detekci nežádoucího provozu a jeho rozšíření o podporu protokolu IPv6. Jsou zde popsány možnosti jazyka System Verilog pro verifikaci, vybranná metodologie verifikace, výhody a nevýhody různých přístupů k verifikaci a testování. Je navržena struktura systému pro verifikaci klíčových částí systému pro detekci nežádoucího provozu, jehož klíčovou součástí je paketový generátor.
|
|
Funkční verifikace výpočetních jednotek procesoru
Valach, Lukáš ; Lengál, Ondřej (oponent) ; Masařík, Karel (vedoucí práce)
Práce se zaobírá začleněním procesu funkční verifikace do vývojového cyklu návrhu funkčních jednotek v prostředí pro souběžný návrh hardwaru a softwaru systému Codasip. Cílem bylo navrhnout a implementovat verifikační prostředí v jazyku SystemVerilog pro verifikaci automaticky generované hardwarové reprezentace těchto jednotek. Na začátku jsou rozebrány přínosy a obvyklé postupy při funkční verifikaci a vlastnosti systému Codasip. Dále je v práci popsán návrh, implementace, analýza průběhu a výsledků testů verifikace simulačního modelu aritmeticko-logické jednotky. Závěrem jsou zhodnoceny dosažené výsledky práce a navrhnuta zlepšení pro možný další rozvoj verifikačního prostředí.
|
|
Hardwarově akcelerovaná funkční verifikace procesoru
Funiak, Martin ; Kajan, Michal (oponent) ; Zachariášová, Marcela (vedoucí práce)
Mezi aktuálně používané verifikační přístupy patří funkční verifikace. Při funkční verifikaci se ověřuje korektnost implementace počítačového systému vzhledem k specifikaci. Slabým místem v rámci přístupu funkční verifikace je její časová náročnost, na kterou má vliv pomalá softwarová simulace implicitně paralelních hardwarových systémů. V této práci je představeno řešení využívající hardwarovou akceleraci funkční verifikace procesoru. Úvodní kapitoly tvoří teoretický základ pro následující kapitoly, ve kterých se nachází analýza a výběr řešení, návrh verifikačního prostředí a implementační detaily. Závěr práce obsahuje testování výsledného produktu, zhodnocení výsledků práce a vyhlídky do budoucna.
|
|
Verifikace nástrojů pro protokol FrameLink v SystemVerilogu
Santa, Marek ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Vyhnout se chybám při vývoji číslicových systémů je téměř nemožné. Přitom brzké odhalení takových chyb pomáha šetřit čas i peníze. Tato práce se zabývá funkční verifikací různých nástrojů na spracování dat. Nejdřív jsou diskutovány principy a postupy funkční verifikace, následně je vytvořen návrh a implementace verifikačního prostředí v jazyce SystemVerilog. Na závěr jsou shrnuty výsledky verifikace.
|
|
Implementace a verifikace vstupních a výstupních síťových bloků
Matoušek, Jiří ; Kaštil, Jan (oponent) ; Tobola, Jiří (vedoucí práce)
V rámci platformy NetCOPE se vstupní a výstupní síťové bloky používají pro odstínění návrháře síťové aplikace od problémů s implementací linkové vstvy síťového modelu ISO/OSI, zvláště pak její MAC podvrstvy. Tato bakalářská práce se zabývá návrhem, implementací a verifikací takovýchto bloků pracujících na rychlosti 10 Gb/s. Navržený vstupní síťový blok provádí kontrolu příchozích rámců a umožňuje zahazování těchto rámců na základě výsledků prováděných kontrol. Výstupní síťový blok podporuje nahrazování zdrojové MAC adresy rámce a doplnění pole FCS. Součástí obou síťových bloků jsou také různé druhy čítačů rámců. Navržené síťové bloky byly otestovány na kartách COMBO v rámci platformy NetCOPE a bylo pro ně navrženo verifikační prostředí pro jazyk SystemVerilog.
|
|
Verifikace generického propojovacího systému pro FPGA
Bartoš, Václav ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Tato práce se zabývá návrhem, implementací a provedením simulační verifikace generického propojovacího systému pro čipy FPGA. Tento systém je součástí platformy NetCOPE vyvíjené v projektu Liberouter, v rámci něhož vznikla i tato práce. Nejdříve jsou zde popsány obvyklé postupy návrhu verifikací v jazyce SystemVerilog. Následuje stručný popis propojovacího systému a jeho jednotlivých součástí, zaměřený především na aspekty důležité pro verifikaci. Jádrem práce je pak návrh verifikačního prostředí a řídícího programu testu pro každou ze tří součástí testovaného systému. Při tom se vychází z dříve popsaných principů zavedených v projektu Liberouter, rozšiřuje je však o některé další prvky. Všechny komponenty verifikačního prostředí jsou navrhovány s důrazem na obecnost a znovupoužitelnost, aby mohly být využity i při jiných verifikacích souvisejících s tímto propojovacím systémem. V závěru práce jsou diskutovány výsledky provedené verifikace a nalezené chyby, a je zhodnocen obecný přínos simulačních verifikací při návrhu hardware.
|
|
Zpětnovazební funkční verifikace hardware
Santa, Marek ; Kajan, Michal (oponent) ; Kořenek, Jan (vedoucí práce)
Vyhnout se chybám při vývoji číslicových systémů je téměř nemožné. Přitom brzké odhalení chyb pomáha šetřit čas i peníze. Tato práce se zabývá automatizací zpětné vazby ve funkčních verifikacích různých komponent na spracování dat. Automatická zpětná vazba má za úkol přinést nejen zkrácení času potřebného k ověření funkčnosti systému, ale zejména zlepšit prohledávání okrajových podmínek a zvýšit tak důvěru ve verifikovaný systém. V práci jsou diskutovány principy a postupy jak funkční tak i formální verifikace, metriky poskytující představu o tom, jaká část funkcionality byla pokryta, jsou popsány nedostatky zmíněných technik a identifikován prostor pro zlepšení současného stavu. Následně je představen návrh spětnovazebního verifikačního prostředí využívajícího genetický algoritmus. Na závěr práce jsou shrnuty dosažené výsledky verifikace.
|