Název: Verifikace generického propojovacího systému pro FPGA
Překlad názvu: Verification of FPGA Generic Interconnection System
Autoři: Bartoš, Václav ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2009
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]

Klíčová slova: interní sběrnice; Liberouter; propojovací systém; simulace; SystemVerilog; Verifikace; VHDL; interconnection system; internal bus; Liberouter; simulation; SystemVerilog; Verification; VHDL

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/54448

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-237303


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce
 Záznam vytvořen dne 2016-06-03, naposledy upraven 2022-09-04.


Není přiložen dokument
  • Exportovat ve formátu DC, NUŠL, RIS
  • Sdílet