|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Simulation of cryptographic algorithms using FPGA
Németh, František ; Mašek, Jan (oponent) ; Smékal, David (vedoucí práce)
Bachelor thesis is dealing with a cipher standard AES and with a design of encryption and decryption components for AES in special modes of operation. Programming language is VHDL. In theoretical part of thesis is a further descriptions of AES and behaviour of block cipher operation modes. Furthermore the brief description of VHDL, FPGA and NetCOPE framework is a piece of theoretical part as well. The practical part contains designs which are made in developing environment Vivado from Xilinx. Programmed modes of operation are ECB, CBC, CTR and CFB. Simulation outputs and synthesis results are summerized in tables.
|
|
| |
|
|
Interface for Communication on Hardware Accelerated Circuits
Slávik, Mark ; Cíbik, Peter (oponent) ; Smékal, David (vedoucí práce)
The work deals with the description and implementation of the MicroSD interface on programmable logic arrays. The thesis describes the FPGA theory, VHDL language, Vivado environment,pheripherals on FPGA board, VitisHLS. Next, the implementation of the code and its simulation is described. At the end, digital image processing using FPGA and Micro SD card is explained.
|
|
|
Akcelerace HDR tone-mappingu na platformě Xilinx Zynq
Nosko, Svetozár ; Zemčík, Pavel (oponent) ; Musil, Martin (vedoucí práce)
Tato diplomová práca je zameraná predovšetkým na syntézu na systémovej úrovni (HLS). Prvá časť obsahuje teoretické detaily a postupy, ktoré sa využívajú v HLS nástrojoch. Ďalej nasleduje popis syntézy v nástroji Vivado HLS, ktorý je využitý pri implementácii aplikácie. Druhá časť obsahuje potrebné teoretické poznatky z oblasti obrazu s vysokým dynamickým rozsahom a mapovania tónov. Tretia časť je venovaná návrhu a implementácií aplikácie, ktorá realizuje metódy mapovania tónov v HDR snímkach. Vybrané metódy sú implementované vo Vivado HLS a jazyku C++. Táto aplikácia je postavená na platforme Xilinx Zynq a využíva multiexpozičnú kameru pre záznam snímok HDR. Snímky sú predané do FPGA na spracovanie, kde prebieha mapovanie tónov.
|
|
|
Rekonfigurovatelný generátor 5G NR signálů na RFSoC FPGA
Indrák, Dominik ; Gazda, Juraj (oponent) ; Maršálek, Roman (vedoucí práce)
Práce se zabývá simulací základní struktury OFDM modulátoru a demodulátoru připravovaného standardu 5G NR. V prostředí MATLAB jsou simulovány základní bloky jako je modulace, vkládání referenčních signálů, Fourierova transformace, vkládání cyklického prefixu, AWGN a vícecestné šíření. V práci je navržen způsob implementace modulátoru a demodulátoru do RFSoC kitu a jeho konfigurace. S využitím platformy STEMLab RedPitaya je implementován navržený generátor. V programu Matlab je generován 5G OFDM signál určený k vysílání. Přijatý signál je pak vyhodnocován opět v programu Matlab.
|
|
|
Úlohy s různým stupněm důležitosti při řízení motorů na platformě Zynq
Pamánek, David ; Veselý, Libor (oponent) ; Blaha, Petr (vedoucí práce)
Tato práce se zabývá problematikou vektorového řízení PMS motorů s využitím vývojové desky ZedBoard od firmy Xilinx, která obsahuje mikročip Zynq-7000. Dále je zde popsána práce s vývojovým prostředím Vivado a jeho součástmi. Ve zbylé části práce je popsána tvorba jednotlivých komponent v prostředí Vivado, které jsou následně spojeny do výsledné aplikace pro demonstraci vektorového řízení malého PMS motoru.
|
|
|
Design and implementation of Twofish cipher on the FPGA network card
Cíbik, Peter ; Martinásek, Zdeněk (oponent) ; Smékal, David (vedoucí práce)
This bachelor thesis deals with implementation of block cipher Twofish on the FPGA platform in VHDL language. The teoretical introduction explains basics of cryptography and symetric ciphers block operation modes, FPGA platform and introduction to VHDL language. In the next part the Twofish cipher, its components and flow are being dis- cussed in depth. Subsequently describes design of Twofish cipher in VHDL language and induvidual steps in this process. The last part deals with own implementation on hardware card with FPGA chip and summarizes reached goals.
|
|
|
FPGA modul pro řízení BLDC motorů
Makówka, David ; Kváš, Marek (oponent) ; Valach, Soběslav (vedoucí práce)
Práce se zabývá možnostmi řízení BLDC motorů za využití FPGA čipů a také návrhem měniče pro kompletní realizaci. Pro řízení BLDC motoru byla implementována šestikroková komutace, pro budoucí usnadnění implementace vektorového řízení. Vektorové řízení bylo navrženo v prostředí MATLAB Simulink v semestrální práci. Cílovou platformou byla zvolena FPGA deska Basys 3. Měnič byl navržen pro BLDC motory do 6 A. Ošetření chybových stavů je řešeno především integrovaným obvodem DRV8305. Chyby jsou dále posílány do řídící desky Basys 3, která umožnuje další zásahy do řídícího hardwarového popisu. Struktura řídícího programu je navržena pro snadné ladění parametrů. Umožnuje změnu jednotlivých parametrů za chodu a fáze řízení jsou procházeny jednotlivě. Snímání napětí a proudů fázemi je prováděno za použití analogově-digitálního převodníku.
|
|
|
Zabezpečení vysokorychlostních komunikačních systémů
Smékal, David ; Martinásek, Zdeněk (oponent) ; Hajný, Jan (vedoucí práce)
Diplomová práce se zabývá šifrováním dat pomocí AES a jejich implementací pomocí jazyka VHDL na síťovou FPGA kartu. V teoretické části práce je vysvětlen algorimus šifrování AES, jeho jednotlivé kroky a použité operační módy. Dále je popsán programovací jazyk VHDL, jeho vývojové prostředí Vivado, FPGA karty a konfigurovatelný framework NetCope. Praktickou částí práce je implementace šifry AES–128 v jazyce VHDL, jejíž výstup byl použit v FPGA kartě, která vykoná šifrování. Pomocí simulace byly efektivně odladěny chyby a dále bylo možné provést syntézu. Toto vše bylo prováděno za pomoci vývojového softwaru Vivado. Posledním krokem praktické části práce bylo testování na kartě COMBO-80G. Na FPGA kartu byly implementovány celkem 4 projekty. Dva z nich jsou šifrování a dešifrování ECB módu AES algoritmu a zbylé dva popisují šifrování a dešifrování módu CBC.
|
host ::
RSS.