|
|
Prostředí pro funkční verifikaci multi-sběrnic podle UVM standardu
Beneš, Tomáš ; Šišmiš, Lukáš (oponent) ; Kekely, Lukáš (vedoucí práce)
Práce se zabývá návrhem a následnou implementací prostředí pro verifikace multi-sběrnic s využitím principů univerzální verifikační metodologie (UVM). Dále se zabývá implementací verifikací tří FPGA konkrétních komponent využívající multi-sběrnice jako vstupní a výstupní rozhraní. Implementace prostředí i všech verifikací je napsaná v jazyce SystemVerilog s využitím knihovny implementující základní konstrukce pro UVM. Dosažené výsledky práce jsou funkční a jednoduše znovupoužitelné při tvorbě dalších verifikací využívající multi-sběrnic. Navržené prostředí se dají využít jako struktura pro tvorbu dalších verifikačních prostředí pro jiné sběrnice.
|
|
|
Verifikace digitálního obvodu Microcore GNSS Baseband
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této diplomové práce je verifikace Akviziční jednotky a Sledovací jednotky digitálního obvodu Microcore GNSS Baseband společnosti Honeywell. Teoretická část práce obsahuje stručný úvod o určování polohy pomocí satelitního signálu, princip činnosti verifikovaných jednotek a představení metodiky UVM. Praktická část práce obsahuje požadavky na testované jednotky, testové scénáře a procedury. Také je popsáno verifikační prostředí. Poslední částí je průběh verifikace a její výsledky.
|
|
|
Periferie procesoru RISC-V
Vavro, Tomáš ; Kekely, Lukáš (oponent) ; Martínek, Tomáš (vedoucí práce)
Platforma RISC-V je jedným z lídrov v odvetví počítačových a vstavaných systémov. Pri čoraz väčšej miere využívania takýchto systémov rastie dopyt po dostupných perifériách pre implementácie tejto platformy. Táto práca sa zaoberá procesorom FU540-C000 od spoločnosti SiFive, ktorý je jednou z implementácií architektúry RISC-V, a jeho základnými perifériami. Na základe analýzy bol spomedzi periférií tohoto procesoru zvolený obvod UART slúžiaci pre asynchrónnu sériovú komunikáciu. Cieľom tejto diplomovej práce je danú perifériu navrhnúť a implementovať v niektorom z jazykov pre popis číslicových obvodov, a následne vytvoriť verifikačné prostredie, prostredníctvom ktorého bude overená funkčnosť implementácie.
|
|
|
Automatizace tvorby scénářů přenositelných stimulů pomocí evolučních algoritmů
Tichý, Andrej ; Bardonek, Petr (oponent) ; Zachariášová, Marcela (vedoucí práce)
Táto práca sa zaoberá automatizáciou tvorby scenárov pre štandard Portable Stimulus. Hlavným cieľom práce je automatické generovanie testov, ktoré sú definované formou grafu pre nástroj Questa InFact od spoločnosti Mentor. K automatizácii som použil evolučný algoritmus s využitím gramatickej evolúcie. Pri implementácii som využil framework PonyGe2, ktorý zastrešuje implementáciu niektorých variačných operátorov gramatickej evolúcie. Vygenerované scenáre sa pripoja k existujúcemu verifikačnému prostrediu, založenom na metodike UVM, a následne je spustená verifikácia pripojeného komponentu. Na základe dosiahnutého funkčného a štrukturálneho pokrytia je vypočítaná fitness hodnota jedinca, ktorá je propagovaná do evolučného algoritmu. V závere práce sú vykonané experimenty nad komponentom časovač a vyhodnotený prínos navrhnutého evolučného algoritmu. Navrhnutý evolučný algoritmus je konfigurovateľný pomocou gramatiky a užívateľom definovaných základných transakcií, čo umožňuje široké spektrum použitia. Evolučný algoritmus dokázal na verifikovanom komponente časovač dosiahnuť vysoké funkčné a štrukturálne pokrytie.
|
|
|
Funkční verifikace robotického systému pomocí UVM
Krajčír, Stanislav ; Čekan, Ondřej (oponent) ; Zachariášová, Marcela (vedoucí práce)
Jedním z aktuálně nejvíce využívaných přístupů pro verifikaci hardwarových systémů je funkční verifikace. Tato diplomová práce se zabývá tvorbou verifikačního prostředí s využitím metodiky UVM (Universal Verification Methodology) pro ověření korektnosti řídicí jednotky robotického systému s cílem odstranění funkčních chyb z její implementace. Teoretická část práce popisuje základní informace z oblasti funkční verifikace, metody tvorby verifikačního prostředí, jazyk SystemVerilog a problematiku zajištění odolnosti systémů proti poruchám. Následující část práce se zaměřuje na návrh verifikačního prostředí, jeho implementaci a na tvorbu testů sloužících k ověření korektnosti řídicí jednotky. V závěru práce jsou diskutovány a zhodnoceny dosažené výsledky verifikace.
|
|
|
Automatizace verifikace pomocí neuronových sítí
Fajčík, Martin ; Husár, Adam (oponent) ; Zachariášová, Marcela (vedoucí práce)
Úlohou tejto práce je analýza a riešenie optimalizačných problémov vychádzajúcich z automatizácie funkčnej verifikácie hardvéru pomocou umelých neurónových sietí. Verifikácia ľubovoľného integrovaného obvodu (Design Under Verification, DUV) pomocou techniky verifikácie riadenej pokrytím (Coverage-Driven Verification) a metodiky UVM (Universal Verification Methodology) prebieha tak, že do DUV sú zasielané vstupné stimuly, pri ktorých verifikačné prostredie monitoruje percentuálne pokrytie DUV pomocou predom určenej špecifikácie sledovaných vlastností. Pokrytím v tomto kontexte myslíme merateľnú vlastnosť DUV, ako napríklad počet overených aritmetických operácií, či počet aktivovaných riadkov kódu. Na základe dosiahnutej veľkosti pokrytia a stanovenej špecifikácie je možné prehlásiť DUV za zverifikovaný. Súčasným trendom v automatizácii funkčnej verifikácie hardvéru je pseudonáhodné generovanie vstupných stimulov s obmedzeniami (constraints) pomocou techniky constrained-random stimulus generation. V tejto práci sa preto zaoberáme ovládaním pseudonáhodného generátoru stimulov (PNG), pričom obmedzenia pre generátor sú ovládané externým prostriedkom a to konkrétne neurónovou sieťou. Využívame tak vlastnosti neurónových sietí pre riešenie optimalizačných problémov vhodné pre prehľadávanie stavového priestoru pokrytia DUV. Riešenými optimalizačnými problémami sú priebežná úprava obmedzení PNG takým spôsobom, aby došlo k čo najrýchlejšiemu zverifikovaniu DUV a hľadanie najmenšej množiny stimulov takej, že táto množina zverifikuje DUV. Kvalitatívne vlastnosti navrhnutých riešení sú overené na 32-bitových aplikačne špecifických procesoroch (ASIPs) s názvom Codasip uRISC a Codix Cobalt.
|
|
|
Verifikace funkčních bloků pro FPGA
Kříž, Daniel ; Smékal, David (oponent) ; Jedlička, Petr (vedoucí práce)
Tato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu.
|
|
|
Automatizace verifikace řízené pokrytím pro procesory ASIP
Badáň, Filip ; Hynek, Jiří (oponent) ; Zachariášová, Marcela (vedoucí práce)
Táto práca sa zaoberá návrhom a implementáciou automatizácie verifikácie riadenej pokrytím pomocou genetického algoritmu pre aplikačne špecifické procesory. Cieľom práce je prepojiť verifikačné prostredie podľa metodiky UVM s už navrhnutým genetickým algoritmom a pripraviť ho na integráciu do vývojového prostredia Codasip Studio. Jadro finálneho riešenia spočíva v úprave UVM komponentov verifikačného prostredia a v zabezpečení správnej komunikácie genetického algoritmu s generátorom náhodných aplikácií.
|
|
|
Unified verification environment for digital part of automotive mixed-signal integrated circuits
Petráš, Samuel ; Dvořák, Vojtěch (oponent) ; Prokop, Roman (vedoucí práce)
This thesis is concerned with unified verification environment for the verification of small designs of the digital part of integrated circuits with mixed signals. By unified verification environment is meant an environment suitable for both simulation and emulation. The first chapter describes the current verification methods of such designs. The second chapter presents the requirements that emulation places on the verification environment implemented according to the Universal Verification Methodology (UVM) and the attached implementation of proposed environment. The third chapter contains practical knowledge gained during the implementation of the unified verification environment, problems and their solutions, as well as several comparisons between simulation and emulation.
|
|
|
Integrace formálních technik do procesu verifikace procesoru RISC-V
Horký, Jakub ; Šnobl, Pavel (oponent) ; Hruška, Tomáš (vedoucí práce)
Tato práce krátce rozebírá architekturu RISC-V a návrh procesorů a jak jednoduše může vzniknout chyba při jejich vytváření. Dále popisuji, jakým způsobem se snaží funkční verifikace tyto chyby odhalit a jaké jsou její výhody a nedostatky. Konkrétněji se zaměřím, jak vypadá verifikační prostředí podle UVM. Popisuji, jakým způsobem do funkční verifikace zapadá formální verifikace a jaké jsou dostupné nástroje pro formální verifikaci. Ke konci této práce popisuji konkrétně způsob mého postupu při psaní tvrzení (psaných v SVA jazyce) pro RISC-V procesor za použití nástroje pro formální verifikaci tvrzení. Při využití těchto tvrzení pro ověření procesoru v pozdější fázi vývoje, kdy funkční verifikace již měla možnost většinu chyb odhalit, se mi přesto podařilo několik chyb najít.
|
host ::
RSS.