Název: Verifikace funkčních bloků pro FPGA
Překlad názvu: Verification of Function Blocks for FPGA
Autoři: Kříž, Daniel ; Smékal, David (oponent) ; Jedlička, Petr (vedoucí práce)
Typ dokumentu: Diplomové práce
Rok: 2022
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstrakt: [cze] [eng]

Klíčová slova: Ethernet; SVA; SystemVerilog; UVM; Verifikace; Ethernet; SVA; SystemVerilog; UVM; Verification

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/204803

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-557650


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Diplomové práce
 Záznam vytvořen dne 2024-04-02, naposledy upraven 2024-04-03.


Není přiložen dokument
  • Exportovat ve formátu DC, NUŠL, RIS
  • Sdílet