|
|
Perspektivní obvodové struktury pro modulární neuronové sítě
Bohrn, Marek ; Ďuračková, Daniela (oponent) ; Husák, Miroslav (oponent) ; Fujcik, Lukáš (vedoucí práce)
Předkládaná práce se zabývá návrhem nové obvodové struktury pro implementace dopředných neuronových sítí. Navržená struktura využívá nekonvenční uspořádání sběrnic pro propojení dílčích bloků. Přínos navržené struktury spočívá v optimalizaci vytížení výpočetních bloků a zvýšení efektivity přenosu dat mezi nimi. Navržená struktura je flexibilní a vhodná pro implementace širokého spektra topologií dopředných neuronových sítí.
|
|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (oponent) ; Steininger, Andreas (oponent) ; Sekanina, Lukáš (vedoucí práce)
If a digital system is required to maintain a high level of reliability, it must withstand the presence of naturally-emerging failures. Many of such systems utilize Field Programmable Gate Arrays (FPGAs). One of the approaches to increase the system's reliability is the insertion of the so-called Fault Tolerance (FT) mechanisms. It is, however, a significant challenge to design systems to be FT. In this thesis, an approach is designed and researched, capable of automatically transforming an unhardened design into its FT version. The thesis emphasizes the generality of such a process, which allows for the reusability of the methods among various description formats, languages, and abstraction levels. This thesis describes the proposed method and its main aspects: the source code modification approaches, design strategies, and acceleration of FT parameters measurement. Last but not least, design flows that target the minimization of required measurements are proposed, which significantly accelerates the complete automated design of the FT system. Several cases were experimentally studied during the research presented in this thesis. Multiple circuits described in different languages were targeted with various reliability metrics to cover multiple scenarios. The first steps use a robot controller written in C++ as a target for evaluating the source code manipulations and the so-called critical bits representation of an FPGA design. After that, our C++ benchmark circuits were used instead of the robot controller. At first, a strategy based on the Multiple-choice Knapsack Problem (MCKP) was used to automatically select the most suitable hardening from available hardening schemes (e.g., Triple Modular Redundancy, or N-modular Redundancy). The proposed design strategy found a solution with 18% fewer critical bits while even lowering the design size overhead compared to the previous approach with the static allocation of FT mechanisms. After that, means of FT mechanism insertion were implemented for VHDL. VHDL benchmarks were also used with the MCKP strategy to find solutions with the best Median Time to Failure (a.k.a. t50). For the actual case study, circa 25% savings in the area were achieved compared to the reference design to which the FT mechanisms were assigned statically and manually. The method allows the user to constrain the available chip area and obtain the result optimal on reliability for this given area (under assumptions specified in the thesis). Also, system recovery was tested, which further improved the t50 results by 70%. Finally, a comprehensive case was studied on a real circuit, the FPGA reconfiguration controller. This presents a method of finding a Pareto-frontier of optimal designs considering multiple criteria (i.e., power consumption, size, and Mean Time to Failure - MTTF). The method exploits the principles of dynamic partial reconfiguration.
|
|
|
Improvement of Bit Error Rate in Free Space Optical Link
Novák, Marek
The article describes an inovative bit error rate reduction technique principle and its practical implementation. The design is implemented in an FPGA and can be combined with other more conventional BER reduction techniques. The presented approach benefits from properties of an optical channel which a general RF channel does not have.
|
|
|
Studium vlivu ionizujícího záření na komunikační systémy umělých družic
Golubev, Martin ; Kubíček, Michal (oponent) ; Katovský, Karel (vedoucí práce)
Tato diplomová práce se zabývá studiem ionizujícího záření, jeho interakcemi s hmotou a jeho účinky na ni. V práci je uveden rozbor různých typů interakcí přímo ionizujícího záření i nepřímo ionizujícího záření. Dále je uveden přehled metod stínění všech typů ionizujícího záření. Druhá část této práce pojednává o jednorázových efektech v polovodičích vyvolaných ionizujícím zářením. Na závěr je popsán návrh měřícího přípravku obsahujícího čipy FPGA jak z hlediska hardware, tak i software.
|
|
|
Digitální osciloskop se sběrnicí USB
Vadinský, Václav ; Beneš, Petr (oponent) ; Havránek, Zdeněk (vedoucí práce)
Práce se zabývá návrhem a realizací hardwaru a softwaru osciloskopu k PC. Komunikace s PC probíhá pomocí USB rozhraní, ze kterého je osciloskop zároveň napájen. Osciloskop je vybaven 2 měřicími kanály s vertikálním rozlišením 12 bitů a maximální vzorkovací frekvencí 80MHz. Veškeré nastavování parametrů je prováděno pomocí programu v PC. Práce se dále zabývá způsobem zaznamenávání, synchronizací měření a posílání naměřených dat do PC a jejich následném zpracování a vyhodnocení.
|
|
|
Hardware Accelerated Functional Verification
Zachariášová, Marcela ; Kotásek, Zdeněk (oponent) ; Kajan, Michal (vedoucí práce)
Functional verification is a widespread technique to check whether a hardware system satisfies a given correctness specification. The complexity of modern computer systems is rapidly rising and the verification process takes a significant amount of time. It is a challenging task to find appropriate acceleration techniques for this process. In this thesis, we describe theoretical principles of different verification approaches such as simulation and testing, functional verification, and formal analysis and verification. In particular, we focus on creating verification environments in the SystemVerilog language. The analysis part describes the requirements on a system for acceleration of functional verification, the most important being the option to easily enable acceleration and time equivalence of an accelerated and a non-accelerated run of a verification. The thesis further introduces a design of a verification framework that exploits the field-programmable gate array technology, while retaining the possibility to run verification in the user-friendly debugging environment of a simulator. According to the experiments carried out on a prototype implementation, the achieved acceleration is proportional to the number of checked transactions and the complexity of the verified system. The maximum acceleration achieved on the set of experiments was over 130 times.
|
|
|
Návrh komplexního HIL simulátoru pátých dveří automobilu
Obrtáč, Tomáš ; Krejčí, Petr (oponent) ; Spáčil, Tomáš (vedoucí práce)
Táto diplomová práca sa zaoberá návrhom komplexného HIL simulátora piatych dverí automobilu. Začiatok práce sa venoval teoretickým rešeršiam v oblasti In-the-Loop testovania. Praktická časť popisovala vývoj HIL simulátora doplneného o výkonovú časť. Pre návrh a analýzu riadenia bolo využité simulačné prostredie Matlab/Simulink. Pred začatím práce bola zmeraná signálová časť riadiacej jednotky a špecifické sekvencie signálov identifikované . Realizácia regulácie prebiehala na zariadení sbRIO od firmy National Instruments s implementáciou modelu na FPGA. Špecifické požiadavky na rýchlosť snímania a generovania komunikačných signálov viedli k vytvoreniu jedinečného hardvéru pre potreby aplikácie. Výsledkom práce je komplexný HIL simulátor s prehľadným GUI a možnosťou simulácie veľkej škály DC motorov.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Implementace výpočtu FFT v obvodech FPGA a ASIC
Dvořák, Vojtěch ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Cílem diplomové práce je navrhnout implementaci algoritmu rychlé Fourierovi transformace, kterou lze použít v obvodech FPGA nebo ASIC. Implementace bude modelována v prostředí Matlab a následně bude použit tento návrh jako referenční model pro popis implementace algoritmu rychlé Fourierovy transformace v jazyce VHDL. Pro ověření správnosti návrhu bude vytvořeno verifikační prostředí a provedena verifikace. V poslední části práce bude navržen program, který bude generovat zdrojové kódy pro různé parametry modulu provádějícího rychlou Fourierovu transformaci.
|
|
|
Solar power inverter
Gottwald, Petr ; Boušek, Jaroslav (oponent) ; Pavlík, Michal (vedoucí práce)
This thesis deals with design of a power converter intended for use in photovoltaic systems. The main feature is the use of Field-Programmable-Gate-Array as the main control block. The aspects of power converter design are discussed in detail. Based on gathered knowledge, a working prototype of the solar power inverter is designed.
|
host ::
RSS.