|
|
Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry
Bareš, Jan ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Práce se zabývá návrhem komunikačního protokolu, který má umožnit přenos dat mezi řídicím počítačem a výpočetními jádry, implementovanými na čipy FPGA. Účelem komunikace je urychlení výpočetně náročných softwarových algoritmů pro neproudové zpracování dat jejich hardwarovým výpočtem v akceleračním systému. Práce definuje terminologii použitou pro návrh protokolu a analyzuje současná řešení vymezeného problému. Poté práce provádí návrh struktury vlastního akceleračního systému a návrh komunikačnímu protokolu. v hlavní části práce popisuje implementaci protokolu provedenou v jazyku VHDL a simulaci implementovaných modulů. Na závěr uvádí způsob aplikace navrženého řešení a diskutuje možnosti rozšíření této práce.
|
|
|
Hardwarově akcelerovaná funkční verifikace procesoru
Funiak, Martin ; Kajan, Michal (oponent) ; Zachariášová, Marcela (vedoucí práce)
Mezi aktuálně používané verifikační přístupy patří funkční verifikace. Při funkční verifikaci se ověřuje korektnost implementace počítačového systému vzhledem k specifikaci. Slabým místem v rámci přístupu funkční verifikace je její časová náročnost, na kterou má vliv pomalá softwarová simulace implicitně paralelních hardwarových systémů. V této práci je představeno řešení využívající hardwarovou akceleraci funkční verifikace procesoru. Úvodní kapitoly tvoří teoretický základ pro následující kapitoly, ve kterých se nachází analýza a výběr řešení, návrh verifikačního prostředí a implementační detaily. Závěr práce obsahuje testování výsledného produktu, zhodnocení výsledků práce a vyhlídky do budoucna.
|
|
|
Hardwarová akcelerace šifrovacích algoritmů s technologií Xilinx Zynq
Linner, Marek ; Fukač, Tomáš (oponent) ; Kořenek, Jan (vedoucí práce)
Tato práce se zabývá dvěma standardy pro zabezpečení uložených dat a datových toků Data Encryption Standard (dále zkratka DES) a Advanced Encryption Standard (dále zkratka AES). Prezentuje srovnání několika volně dostupných implementací pro oba algoritmy, které potom integruje do měřících zdrojových kódů v jazyce C. Měřící program potom změří rychlost provádění algoritmu a vypočítá bitovou rychlost pro různé délky vstupního bloku zprávy. Dále je součástí práce implementace obou šifrovacích algoritmů DES i AES v jazyce VHDL, simulace syntetizovaných návrhů a odvození bitové rychlosti obvodů pomocí výpisů z Vivado simulátoru. Výsledné vypočítané rychlosti hardwarových implementací jsou poté srovnány s naměřenou rychlostí softwarových implementací. Součástí práce jsou i zdrojové soubory kódu užitého při měření v jazyce C, kód VHDL implementace, program v jazyce C# pro generování VHDL komponent a další program v jazyce C# užitý při automatickém testování.
|
|
|
Point to Line Mappings and Other Line Parameterizations not only for Hough Transform
Havel, Jiří ; Kälviäinen, Heikki (oponent) ; Lefevre, Sebastien (oponent) ; Herout, Adam (vedoucí práce)
This works focuses on the Hough transform (HT). The HT is mostly used for the detection of lines or curves, but was also generalized for detection of arbitrary shapes. The main theme of this work are line parameterizations, especially the Point-to-Line mappings. These parameterizations share the property, that a point in the image maps onto a line in the parameter space. This work presents proofs of some properties of PTLMs, notably the existence of a practical pair of PTLMs for line detection and the effect of a convolution in the image space on the contents of the parameter space. Two realtime implementations of HT are presented in this work. Both accelerate HT using graphical hardware. One uses GPGPU API CUDA and the other the rendering API OpenGL. As an application of the line detection, this work describes part of the detection of checkerboard marker usable for the augmented reality.
|
|
|
Packet Classification Algorithms
Puš, Viktor ; Lhotka,, Ladislav (oponent) ; Dvořák, Václav (vedoucí práce)
This thesis deals with packet classification in computer networks. Classification is the key task in many networking devices, most notably packet filters - firewalls. This thesis therefore concerns the area of computer security. The thesis is focused on high-speed networks with the bandwidth of 100 Gb/s and beyond. General-purpose processors can not be used in such cases, because their performance is not sufficient. Therefore, specialized hardware is used, mainly ASICs and FPGAs. Many packet classification algorithms designed for hardware implementation were presented, yet these approaches are not ready for very high-speed networks. This thesis addresses the design of new high-speed packet classification algorithms, targeted for the implementation in dedicated hardware. The algorithm that decomposes the problem into several easier sub-problems is proposed. The first subproblem is the longest prefix match (LPM) operation, which is used also in IP packet routing. As the LPM algorithms with sufficient speed have already been published, they can be used in out context. The following subproblem is mapping the prefixes to the rule numbers. This is where the thesis brings innovation by using a specifically constructed hash function. This hash function allows the mapping to be done in constant time and requires only one memory with narrow data bus. The algorithm throughput can be determined analytically and is independent on the number of rules or the network traffic characteristics. With the use of available parts the throughput of 266 million packets per second can be achieved. Additional three algorithms (PFCA, PCCA, MSPCCA) that follow in this thesis are designed to lower the memory requirements of the first one without compromising the speed. The second algorithm lowers the memory size by 11 % to 96 %, depending on the rule set. The disadvantage of low stability is removed by the third algorithm, which reduces the memory requirements by 31 % to 84 %, compared to the first one. The fourth algorithm combines the third one with the older approach and thanks to the use of several techniques lowers the memory requirements by 73 % to 99 %.
|
|
|
Akcelerace aplikace pro potlačení DDoS útoků
Vojanec, Kamil ; Kekely, Lukáš (oponent) ; Kučera, Jan (vedoucí práce)
Diplomová práce se zabývá optimalizací a akcelerací aplikace pro potlačení útoků typu odepření služby. Cílem práce je analyzovat existující implementaci aplikace DDoS Protector a identifikovat součásti, které je vhodné optimalizovat nebo akcelerovat. Na základě této analýzy je proveden návrh nového přístupu ke klasifikaci paketů s využitím open-source frameworku DPDK a návrh hardwarové akcelerace pomocí knihovny RTE Flow. Výsledkem této práce je sada modulů a implementace nezbytných komponent pro aplikaci DDoS Protector. Výsledné komponenty jsou pak řádně testovány. Na závěr je provedeno srovnání výsledků původní a nové implementace. Například při použití 256 mitigačních pravidel dochází s upravenými komponentami až k pětinásobnému zvýšení paketové propustnosti celé aplikace.
|
|
|
Akcelerace algoritmů pro hledání palindromu a opakujících se struktur
Voženílek, Jan ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Veškerá genetická informace živých organismů je uložena v DNA. Zkoumání její struktury a funkce představuje důležitou oblast výzkumu moderní biologie. Jednou ze zajímavých struktur, vyskytujících se v sekvencích DNA, jsou také palindromy. Na základě jejich výzkumu se předpokládá, že hrají důležitou roli při interpretaci informace uložené v DNA, jelikož se často vyskytují v okolí důležitých genů. Jejich hledání je složitější díky výskytu mutací (změn v posloupnosti prvků DNA), což zvyšuje časovou složitost algoritmů. Proto má smysl zabývat se jejich paralelizací a akcelerací. Rozborem metod pro hledání palindromů a návrhem akcelerační architektury se zabývá tato práce. Výpočet pomocí hardwarové jednotky implementované v čipu FPGA na kartě ml555 může být až 6 667krát rychlejší oproti nejlepšímu známému softwarovému řešení využívajícímu sufixová pole.
|
|
|
Návrh a vývoj desky hardwarového akcelerátoru náročných výpočtů s více FPGA
Zach, Petr ; Levek, Vladimír (oponent) ; Šťáva, Martin (vedoucí práce)
Tato diplomová práce se zabývá návrhem a vývojem desky plošných spojů s více FPGA obvody propojených vysokorychlostní sběrnicí. Cílem práce je navrhnout a vyvinout zařízení, které bude schopno urychlit výpočty softwarově-náročných algoritmů v různých oblastech, jako je například zpracování obrazu, strojové učení, kryptografie a další algoritmy z oblasti digitálního zpracování signálů. První kapitola představuje oblast hardwarové akcelerace, zaměřuje se na vlastnosti čipů používaných v této oblasti a porovnává je. Druhá kapitola zkoumá možnosti hardwarových akcelerátorů na trhu. Třetí kapitola popisuje samotný návrh proprietárního hardwarového akcelerátoru. Nejprve je představen koncepční návrh, který vysvětluje strukturu výsledného zařízení. Následně je podrobně popsán návrh prototypu tohoto zařízení a jeho implementace na DPS.
|
|
|
Úkázky hardwarové akcelerace na přípravku Pynq Z2
Vosyka, Pavel ; Kekely, Lukáš (oponent) ; Kořenek, Jan (vedoucí práce)
Práce se zabývá hardwarovou akcelerací na platformě Pynq Z2 osazenou technologií Xilinx Zynq. Na této platformě byly navrženy tři úlohy demonstrující hardwarovou akceleraci. Primárním cílem úloh bylo prezentovat hardwarovou akceleraci pro výukové účely, proto byla snaha je vytvořit co nejjednodušeji, aby byly dobře pochopitelné. Hardwarové akcelerátory jsou napsány v jazyku VHDL a jejich obsluha je zajištěna pomocí aplikace v Pythonu v rámci technologie Pynq. Všechny úlohy byly implementovány a ověřeny na dostupném hardwarovém přípravku.
|
|
|
Akcelerace aplikace pro potlačení DDoS útoků
Vojanec, Kamil ; Kekely, Lukáš (oponent) ; Kučera, Jan (vedoucí práce)
Diplomová práce se zabývá optimalizací a akcelerací aplikace pro potlačení útoků typu odepření služby. Cílem práce je analyzovat existující implementaci aplikace DDoS Protector a identifikovat součásti, které je vhodné optimalizovat nebo akcelerovat. Na základě této analýzy je proveden návrh nového přístupu ke klasifikaci paketů s využitím open-source frameworku DPDK a návrh hardwarové akcelerace pomocí knihovny RTE Flow. Výsledkem této práce je sada modulů a implementace nezbytných komponent pro aplikaci DDoS Protector. Výsledné komponenty jsou pak řádně testovány. Na závěr je provedeno srovnání výsledků původní a nové implementace. Například při použití 256 mitigačních pravidel dochází s upravenými komponentami až k pětinásobnému zvýšení paketové propustnosti celé aplikace.
|
host ::
RSS.