|
|
Cryptographic schemes implementation on small FPGA platforms
Pukšová, Ráchel ; Cíbik, Peter (oponent) ; Dobiáš, Patrik (vedoucí práce)
The objective of the bachelor thesis is to implement the AES-GCM encryption algorithm on a Nexys A7-100T FPGA board. It introduces the issues of cryptography and authentication in data transmission as well as describes the FPGA technology. The implementation has been done in VHDL, as a hardware description language. It analyses the project provided by the Institute of Telecommunications of Brno University of Technology, which is intended to be modified to achieve the stated goal. In the practical part, it discusses the modifications made and the tests that verified the functionality of the implementation. It compares resource utilization with the original project as a tool to better understand the impact of the modifications made. This work is also compared with existing AES-GCM solutions. Finally, suggestions are given for further modifications that could be made to achieve lower goals.
|
|
|
Implementace HDL modulu pro předzpracování dat z vícekanálového ADC
Matoušek, Petr ; Macho, Tomáš (oponent) ; Petyovský, Petr (vedoucí práce)
Diplomová práce se zabývá návrhem a implementací digitálních filtrů v hradlovém poli typu FPGA. Výsledkem práce je univerzální komponenta v jazyce VHDL, která je znovuvyužitelná v projektech, kde je nutné předzpracovávat data. Navržené zařízení komunikuje s A/D převodníkem, ze kterého filtruje vstupní data pomocí FIR a CIC filtrů v FPGA. Pro okolní svět se chová jako zařízení typu Slave a s nadřazeným zařízením komunikuje pomocí sběrnice SPI. V práci je uveden teoretický popis A/D převodníků, FPGA, digitálních filtrů a zvoleného hardware pro testování. Z praktické části je popsána implementace řešení ve VHDL a testování navrženého řešení na reálné aplikaci. Výstupem práce je VHDL komponenta, která je použitelná v projektech, kde se předzpracovávají data.
|
|
|
Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní
Prášil, Pavel ; Zachariášová, Marcela (oponent) ; Petyovský, Petr (vedoucí práce)
Tato diplomová práce se zabývá testováním integrovaných obvodů s procesorem RISC-V pomocí JTAG protokolu. Cílem práce je návrh modulu pro podporu dvouvodičové varianty JTAG protokolu a návrh rozšiřujícího protokolu pro přístup na systémovou sběrnici RISC-V procesoru pomocí JTAG rozhraní. Navržený modul bude použit pro testování integrovaného obvodu pomocí dvouvodičového JTAG rozhraní za účelem redukce počtu pinů dedikovaných pro JTAG rozhraní. Rozšiřující protokol bude sloužit pro zkrácení doby nutné k testování integrovaných obvodů. Práce obsahuje popis systému pro testování RISC-V procesorů, návrh a implementaci modulu pro dvouvodičový JTAG protokol a také návrh a implementaci modulu pro přístup na systémovou sběrnici pomocí rozšiřujícího protokolu. Součástí práce je také rozšíření testovacího SW prostředí o funkce pro komunikaci pomocí rozšiřujícího protokolu a ověření funkčnosti HW řešení. V práci je také uvedeno vyhodnocení časové efektivity realizovaného komunikačního řešení.
|
|
|
Zpracování prostorového zvuku sférického mikrofonního pole
Tomešek, Jiří ; Honzík,, Petr (oponent) ; Liska, Matej (vedoucí práce)
Diplomová práce se zabývá zpracováním prostorového zvuku sférického mikrofonního pole, jejich vlastnostmi a principy snímání. Dále jsou zde vysvětleny principy fungování MEMS mikrofonů a následná implementace. Rozhraní mezi mikrofonním polem a počítačem je vytvořeno pomocí programovatelného hradlového pole společně s USB převodníkem. Práce přibližuje vhodnou metodu softwarové implementace pro komunikace, řízení a propojení konkrétního hardwaru. Byla provedena a vysvětlena implementace jednotlivých funkcionalit pomocí programovacího jazyka VHDL v FPGA. Byl implementován příjem dat z mikrofonů pomocí TDM rozhraní, řídící logika a komunikace mezi FPGA a počítačem prostřednictvím rozhraní FTDI. V rámci práce byla také vytvořena aplikace v prostředí Matlab pro řízení FPGA a zpracování dat z mikrofonů včetně grafického uživatelského rozhraní. V aplikaci je implementována metoda ambisonie a metoda pro zpracování zvukového signálu pomocí prostorového filtrování.
|
|
|
Návrh a implementace opatření proti útokům postranními kanály na platformě FPGA
Kuřina, Petr ; Jedlička, Petr (oponent) ; Dobiáš, Patrik (vedoucí práce)
V současné době dochází k výraznému pokroku v oblasti digitálních systémů a kryptografie, vyžadující adekvátní zabezpečení před různými formami útoků. Zvláštní pozornost je věnována rozvoji na platformě FPGA (Field-Programmable Gate Array), která poskytuje flexibilitu a výkon pro implementaci různorodých aplikací, včetně kryptografických algoritmů. Tato semestrální práce se zaměřuje na systematickou analýzu možných úniků citlivých informací z implementace kryptografického schématu na platformě FPGA. V~práci je představena platforma FPGA, včetně programovacích jazyků HDL (Hardware Description Language) jako Verilog nebo VHDL. Poté je zde představen obecný přehled o postranních kanálech a jejich typech, opatřeních proti útokům a podrobný popis bezpečnostních technik. Další kapitolou je kryptografické schéma AES a popsání jeho operací. Je zde věnována kapitola i srovnání aktuálních článků dané problematiky. Následuje popis odborného pracoviště, jako je např. osciloskop nebo hardwarová deska Sakura-X (Sasebo-GIII). V závěrečné části jsou prezentovány výsledky měření bez jakéhokoliv opatření, pouze je implementovaný algoritmus AES a následně v další části je návrh protiopatření, který je implementován a změřen. Výsledky jsou následně popsány a zobrazeny v grafické podobě.
|
|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (oponent) ; Steininger, Andreas (oponent) ; Sekanina, Lukáš (vedoucí práce)
If a digital system is required to maintain a high level of reliability, it must withstand the presence of naturally-emerging failures. Many of such systems utilize Field Programmable Gate Arrays (FPGAs). One of the approaches to increase the system's reliability is the insertion of the so-called Fault Tolerance (FT) mechanisms. It is, however, a significant challenge to design systems to be FT. In this thesis, an approach is designed and researched, capable of automatically transforming an unhardened design into its FT version. The thesis emphasizes the generality of such a process, which allows for the reusability of the methods among various description formats, languages, and abstraction levels. This thesis describes the proposed method and its main aspects: the source code modification approaches, design strategies, and acceleration of FT parameters measurement. Last but not least, design flows that target the minimization of required measurements are proposed, which significantly accelerates the complete automated design of the FT system. Several cases were experimentally studied during the research presented in this thesis. Multiple circuits described in different languages were targeted with various reliability metrics to cover multiple scenarios. The first steps use a robot controller written in C++ as a target for evaluating the source code manipulations and the so-called critical bits representation of an FPGA design. After that, our C++ benchmark circuits were used instead of the robot controller. At first, a strategy based on the Multiple-choice Knapsack Problem (MCKP) was used to automatically select the most suitable hardening from available hardening schemes (e.g., Triple Modular Redundancy, or N-modular Redundancy). The proposed design strategy found a solution with 18% fewer critical bits while even lowering the design size overhead compared to the previous approach with the static allocation of FT mechanisms. After that, means of FT mechanism insertion were implemented for VHDL. VHDL benchmarks were also used with the MCKP strategy to find solutions with the best Median Time to Failure (a.k.a. t50). For the actual case study, circa 25% savings in the area were achieved compared to the reference design to which the FT mechanisms were assigned statically and manually. The method allows the user to constrain the available chip area and obtain the result optimal on reliability for this given area (under assumptions specified in the thesis). Also, system recovery was tested, which further improved the t50 results by 70%. Finally, a comprehensive case was studied on a real circuit, the FPGA reconfiguration controller. This presents a method of finding a Pareto-frontier of optimal designs considering multiple criteria (i.e., power consumption, size, and Mean Time to Failure - MTTF). The method exploits the principles of dynamic partial reconfiguration.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Implementace výpočtu FFT v obvodech FPGA a ASIC
Dvořák, Vojtěch ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Cílem diplomové práce je navrhnout implementaci algoritmu rychlé Fourierovi transformace, kterou lze použít v obvodech FPGA nebo ASIC. Implementace bude modelována v prostředí Matlab a následně bude použit tento návrh jako referenční model pro popis implementace algoritmu rychlé Fourierovy transformace v jazyce VHDL. Pro ověření správnosti návrhu bude vytvořeno verifikační prostředí a provedena verifikace. V poslední části práce bude navržen program, který bude generovat zdrojové kódy pro různé parametry modulu provádějícího rychlou Fourierovu transformaci.
|
|
|
Solar power inverter
Gottwald, Petr ; Boušek, Jaroslav (oponent) ; Pavlík, Michal (vedoucí práce)
This thesis deals with design of a power converter intended for use in photovoltaic systems. The main feature is the use of Field-Programmable-Gate-Array as the main control block. The aspects of power converter design are discussed in detail. Based on gathered knowledge, a working prototype of the solar power inverter is designed.
|
|
|
Výpočet vlastních čísel a vlastních vektorů hermitovské matice
Štrympl, Martin ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Tato práce se zabývá výpočtem vlastních čísel a vlastních vektorů hermitovské pozitivně-semidefinitní komplexní čtvercové matice řádu 4. Cílem je implementace výpočtu v jazyce VHDL pro hradlové pole řady Xilinx Zynq-7000. Práce se věnuje algoritmům pro výpočet vlastních čísel a vektorů pozitivně-semidefinitních reálných symetrických čtvercových a pozitivně-semidefinitních komplexních hermitovských matic a jejich analýze s využitím programu AnalyzeAlgorithm sestaveného pro tento účel. Závěrečná část práce popisuje implementaci výpočtu do hradlového pole s využitím IP bloku Xilinx® Floating Point Operator a programů SVAOptimalizer, SVAInterpreter a SVAToDSPCompiler.
|
host ::
RSS.