|
|
Implementation of HDL module for data preprocessing from multichannel ADC
Matoušek, Petr ; Macho, Tomáš (referee) ; Petyovský, Petr (advisor)
Master’s thesis focuses on designing and implementing digital filters inside FPGA to create versatile VHDL components for data pre-processing. The goal was to develop a reusable solution that efficiently filters input data from an ADC using FIR and CIC filters implemented inside FPGA. Externally, the device operates as a slave component, communicating via the SPI bus for integration into complex data processing systems. Theoretical discussions covers ADC converter fundamentals, FPGA architectures, digital filter theory, and hardware selection. Practical implementation describes VHDL design, optimization for performance, and rigorous real-world testing, including simulation, synthesis, and evaluation with real data inputs. This work produces a VHDL component for data pre-processing, suitable for projects that requires efficient data filtering.
|
|
|
Implementation of system for IC testing via JTAG interface
Prášil, Pavel ; Zachariášová, Marcela (referee) ; Petyovský, Petr (advisor)
This master thesis deals with testing integrated circuits containing RISC-V processor core using JTAG protocol. This thesis objective is to design a module for 2-wire JTAG protocol support and design of an extending protocol for RISC-V processor system bus access. Designed module will be used for the integrated circuit testing using a 2-wire JTAG interface in order to reduce the number of pins dedicated for JTAG interface. The extending protocol will be used to reduce time spent by integrated circuits testing. The thesis contains description of the RISC-V testing system, design and implementation of module for 2-wire JTAG protocol support and also design and implementation of module for system bus access by the extending protocol. The thesis also includes extension of testing SW environment by support of communication using the extending protocol and verification of HW solution functionality. The thesis contain evaluation of time efficiency of implemented communication solution.
|
|
|
Spatial audio processing of a spherical microphone array
Tomešek, Jiří ; Honzík,, Petr (referee) ; Liska, Matej (advisor)
The diploma thesis focuses on the processing of spatial sound from a spherical microphone array, their properties, and the principles of capturing. It further explains the principles of operation of MEMS microphones and subsequent implementation. The interface between the microphone array and the computer is created using a programmable gate array along with a USB converter. The thesis outlines a suitable method for software implementation for communication, control, and interconnection of specific hardware. The implementation of individual functionalities was carried out and explained using the VHDL programming language in an FPGA. Data reception from the microphones via a TDM interface, control logic, and communication between the FPGA and the computer through an FTDI interface were implemented. Within the thesis, an application was also created in the Matlab environment for controlling the FPGA and processing data from the microphones, including a graphical user interface. The application implements the ambisonics method and a method for processing the audio signal using spatial filtering.
|
|
|
Design and implementation of countermeasures against side-channel attacks on an FPGA platform
Kuřina, Petr ; Jedlička, Petr (referee) ; Dobiáš, Patrik (advisor)
Currently, significant progress is being made in the field of digital systems and cryptography, requiring adequate security against various forms of attacks. Special attention is paid to development on the FPGA (Field-Programmable Gate Array) platform, which provides flexibility and performance for implementing diverse applications, including cryptographic algorithms. This semester thesis focuses on the systematic analysis of possible leaks of sensitive information from the implementation of a cryptographic scheme on the FPGA platform. The FPGA platform is presented in the work, including HDL (Hardware Description Language) programming languages such as Verilog or VHDL. It then presents a general overview of side channels and their types, countermeasures, and a~detailed description of security techniques. The next chapter is the AES cryptographic scheme and a description of its operations. There is a chapter devoted to a comparison of current articles on the issue. The following is a description of a professional workplace, such as an oscilloscope or a Sakura-X (Sasebo-GIII) hardware board. In the final part, the measurement results are presented without any measures, only the AES algorithm is implemented, and then in the next part there is a countermeasure proposal, which is implemented and measured. The results are described and subsequently displayed in graphic form.
|
|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (referee) ; Steininger, Andreas (referee) ; Sekanina, Lukáš (advisor)
Pokud je požadováno, aby digitální systém dosáhl vysoké úrovně spolehlivosti, musí zachovat funkčnost i v případě přítomnosti přirozeně se objevujících poruch. Mnoho takových systémů využívá hradlová pole FPGA (z angl. Field Programmable Gate Array). Jedním z přístupů ke zvýšení spolehlivosti systému je začlenění mechanismů odolnosti proti poruchám (OPP; angl. Fault Tolerance). Není však snadné navrhovat systémy tak, aby byly OPP. V této disertační práci je navržen, prozkoumán a popsán automatický způsob transformace popisu systému do jeho podoby zvyšující OPP. Prezentovaný výzkum klade důraz na obecnost tohoto procesu, který umožňuje znovupoužitelnost metod mezi odlišnými formáty popisu, různými jazyky a úrovněmi abstrakce. Tato práce zkoumá navrhovanou metodu a její hlavní aspekty: metody úpravy zdrojového kódu, strategie návrhu OPP a akceleraci měření dosažené úrovně OPP. V neposlední řadě práce prezentuje postup návrhu, který cílí na minimalizaci požadovaných měření parametrů, což výrazně urychluje automatický návrh systému OPP. Během výzkumu prezentovaného v této práci bylo experimentálně studováno několik případů. Různé obvody popsané v odlišných jazycích byly optimalizovány dle rozdílných metrik spolehlivosti tak, aby během výzkumu bylo pokryto více scénářů. První kroky ve výzkumu využívají řídicí jednotku robota napsanou v C++ jako cíl pro vyhodnocení manipulace se zdrojovým kódem. Optimalizace se zaměřuje na procentuální zastoupení tzv. kritických bitů (z angl. critical bits) na FPGA. Následně byly místo řídicí jednotky robota použity naše testovací obvody, rovněž popsané v C++. K automatickému přiřazení nejvhodnějších mechanismů OPP (např. třímodulové redundance, z angl. Triple Modular Redundancy - TMR; nebo N-modular Redundancy - NMR) byla nejprve použita strategie založená na Multiple-choice Knapsack Problem (MCKP). Navrhovaná strategie nalezla řešení snižující počet kritických bitů o 18 % a zároveň snížila velikost obvodu (obojí ve srovnání s předchozím přístupem se statickou alokací mechanismů OPP). Poté byly implementovány prostředky pro vkládání mechanismů OPP do VHDL kódů. Testovací obvody popsané ve VHDL byly použity rovněž se strategií MCKP k nalezení řešení s nejlepším mediánem času do selhání (též známým jako t50). Pro tuto případovou studii bylo dosaženo cca 25% úspory velikosti obvodu ve srovnání s referenčním návrhem, ve kterém byly mechanismy OPP přiřazeny staticky a ručně. Prezentovaná metoda totiž umožňuje uživateli omezit oblast na čipu, která je pro daný systém dostupná a získat výsledek o optimální spolehlivosti pro tuto danou oblast (za předpokladů blíže specifikovaných v této práci). Rovněž byla testována obnova systému, která dále zlepšila výsledky t50 o 70 %. Nakonec byla provedena komplexní případová studie na reálném obvodu - řadiči rekonfigurace FPGA. V této případové studii se v praxi představuje způsob nalezení Paretovy fronty optimálních obvodů zohledňujících více kritérií, tj. spotřeba energie, velikost a střední doba do poruchy (z angl. Mean Time to Failure - MTTF). Metoda také umí využít principů dynamické částečné rekonfigurace FPGA pro obnovu systémů.
|
|
|
Automated testbed for SIL/PIL testing of embedded application using FPGA
Prusák, Lukáš ; Burian, František (referee) ; Arm, Jakub (advisor)
The master's thesis deals with designing a testbench for a selected soft-core processor NEORV32 with a RISC-V architecture for simulations of embedded applications in an FPGA environment. The testbench was created in the Vivado environment with the aim of extending it to a testing and validation framework. Basic modules such as GPIO, PWM, UART, and PC were selected and implemented. Several test scenarios have been designed for these modules. The testbench has also been supplemented with additional scripts, to create hierarchically correct project setup and test execution. The work also suggests a few possible ways to improve and expand the testbench.
|
|
|
FFT implementation in FPGA and ASIC
Dvořák, Vojtěch ; Bohrn, Marek (referee) ; Fujcik, Lukáš (advisor)
The aim of this thesis is to design the implementation of fast Fourier transform algorithm, which can be used in FPGA or ASIC circuits. Implementation will be done in Matlab and then this form of implementation will be used as a reference model for implementation of fast Fourier transform algorithm in VHDL. To verify the correctness ofdesign verification enviroment will be created and verification process wil be done. Program that will generate source code for various parameters of the module performing a fast Fourier transform will be created in the last part of this thesis.
|
|
|
Solar power inverter
Gottwald, Petr ; Boušek, Jaroslav (referee) ; Pavlík, Michal (advisor)
Tato práce se zabývá návrhem výkonového měniče určeného pro použití ve fotovoltaických systémech. Klíčovým je použití programovatelného hradlového pole (FPGA) pro realizaci řídicích funkcí. Do detailu jsou diskutovány aspekty návrhu spínaných měničů a na základě takto získaných poznatků je zkonstruován funkční vzorek měniče.
|
|
|
Computation of the eigenvalues and eigenvectors of Hermitian matrix
Štrympl, Martin ; Bohrn, Marek (referee) ; Fujcik, Lukáš (advisor)
This project deals with computation of eigenvalues and eigenvectors of Hermitian positive-semidefinite complex square matrix of order 4. The target is an implementation of computation in language VHDL to field-programmable gate array of type Xilinx Zynq-7000. This master project deals with algorithms used for computation of eigenvalues and eigenvectors of positive-semidefinite symmetric real square and positive-semidefinite complex Hermitian matrix and the analysis of algorithms by AnalyzeAlgorithm program assembled for this purpose. The closing part of this project describes implementation of the computation into field-programmable gate array with use of IP core Xilinx® Floating-Point \linebreak Operator and SVAOptimalizer, SVAInterpreter and SVAToDSPCompiler programs.
|
|
|
Time Synchronization in Computer Networks
Matoušek, Denis ; Kořenek, Jan (referee) ; Martínek, Tomáš (advisor)
The master's thesis deals with design of a solution for time synchronization in computer networks that is a crucial problem of many network applications. Based on analysis of protocols for time synchronization, PTP protocol was chosen as an appropriate candidate. The thesis describes the implementation of the design for a special network interface card and demonstrates features of the solution in several tests. A part of the solution processing precise timestamps was implemented in FPGA chip on the network card while PTP messages are processed in a software application. Values of configurable parameters of the application were determined based on analysis of the network card properties and results of particular tests. It was achieved accuracy in order of tens of nanoseconds.
|
guest ::
