|
|
Měření stability magnetického pole pomocí 40Ca+ iontu
Pham, Minh Tuan ; Lešundák, Adam ; Čížek, Martin ; Podhora, L. ; Řeřucha, Šimon ; Jedlička, Petr ; Slodička, L. ; Lazar, Josef ; Číp, Ondřej
Jedno z hlavních omezení při dlouhodobém měření absolutní frekvence hodinového přechodu je kolísání magnetického pole. Časově proměnlivá fluktuace vnějšího magnetického pole vede k frekvenčním posunům Zeemanových komponent a tím dochází ke snížení frekvenční stability optických hodin v čase. V současné době jsou obvykle optické atomové reference realizovány s pomocí jediného iontu. Škálování počtu iontů k vyšším hodnotám však přináší nesporný benefit ve formě vysokého poměru signálu a šumu a tím ke zefektivnění celého procesu měření. Ionty jsou v tomto případě roztaženy na velkou plochu a vytvářejí tzv. iontové Coulombovské krystaly. Kromě prostorové stability magnetického pole je pak při práci s Coulombovskými krystaly obzvláště důležitá i homogenita magnetického pole. Nadměrnou magnetickou perturbaci lze výrazně snížit překrytím sestavy magnetickým stíněním nebo použitím permanentních magnetů namísto konvenčně používaných magnetických cívek. Další metodou je průměrování na více hladinových přechodů. Tento příspěvek představuje jednoduchou metodu měření stability magnetického pole v poloze iontu.
|
|
| |
|
|
VHDL-based implementation of CRYSTALS-Kyber components on FPGA
Jedlicka, Petr ; Hajny, Jan
CRYSTALS-Kyber is one of the finalists of the National Institute of Standards and Technology (NIST) post-quantum cryptography competition. In this paper, we deal with effective hardware-accelerated implementations of components intended for the use in the FPGA (Field Programmable Gate Array) implementation of the above-mentioned lattice-based cryptography scheme. The discussed components are NTT (Number Theoretic Transform), inverse NTT (NTT−1), CBD (Centered Binomial Distribution) and the Parse Algorithm (shortly Parse). The improved implementation of NTT (NTT−1) requires 1189 (1568) Look-Up Tables (LUTs), 1469 (2161) Flip-Flops (FFs), 28 (50) Digital Signal Processing blocks (DSPs) and 1.5 (1.5) Block Memories (BRAMs). The latency of the design is 322 (334) clock cycles at the frequency 637 MHz which makes the presented NTT (NTT−1) implementations to be currently the fastest ones. The implementations of the sampling functions (CBD and Parse) requires less than 100 LUTs and FFs with maximum latency 5 clock cycles at the frequencies over 700 Mhz. All implementations has been synthesized for the Xilinx Virtex UltraScale+ architecture.
|
|
|
Web application demonstrating lattice-based cryptography
Sečkár, Martin ; Jedlička, Petr (oponent) ; Ricci, Sara (vedoucí práce)
The aim of this thesis is to develop and implement a web application demonstrating lattice-based cryptography. The application was developed using mainly the Python programming language and Docker container platform. More specifically, the modules utilize the Bokeh library and custom JavaScript functionality expanding the Bokeh library. The modules are hosted on a Flask server where the background calculations are being computed using numPy library. The application contains three modules describing the closest vector problem, learning with errors problem and the Boyen cryptographic protocol based on the latter problem. Users are able to visualize two dimensional lattices and perform selected computations. The codebase is easily expandable and can serve as a learning platform. The thesis also includes installation and user manual.
|
|
|
Verifikace funkčních bloků pro FPGA
Kříž, Daniel ; Smékal, David (oponent) ; Jedlička, Petr (vedoucí práce)
Tato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu.
|
|
|
Postkvantová kryptografie na platformě FPGA
Dobiáš, Patrik ; Jedlička, Petr (oponent) ; Malina, Lukáš (vedoucí práce)
Tato diplomová práce se zabývá hardwarovými implementacemi postkvantových krypto- grafických schémat na platformě FPGA. Po úvodním porovnání schémat, které jsou kandidáty na standardizaci institutem NIST, a analýze dosavadních pracích, zamě- řujících se na implementaci těchto schémat bylo vybráno a implementováno schéma Crystals-KYBER. Všechny algoritmy schématu byly implementovány v rámci jedné kom- ponenty, čímž bylo dosaženo minimalizace využití zdrojů. Výsledky této implementace byly změřeny a porovnány s existujícími implementacemi. Na závěr byla komponenta na- sazena na fyzickou FPGA kartu Virtex UltraScale+ a otestována její správnost při využití pro oboustranně autentizované ustanovení klíčů.
|
|
|
Postquantum cryptography on FPGA
Győri, Adam ; Jedlička, Petr (oponent) ; Smékal, David (vedoucí práce)
This work describes the post-quantum algorithm FrodoKEM, its hardware implementation in VHDL and software simulation of implementation, subsequent implementation of the implementation on the FPGA process system. The work describes the issue of postquantum cryptography and VHDL programming language used to describe the functionality of hardware. Furthermore, the work deals with the functional implementation and simulation of all parts of the algorithm. Specifically, these are parts, key generation, encapsulation, and decapsulation. Algorithm implementation and simulations were performed in the Vivado software simulation environment, created by Xilinx. Subsequently, the synthesis and implementation was performed and the Intellectual property block was designed, the key part of which covered the functionality of the NEXYS A7 FPGA board was not available. The last part of the work deals with the workflow algorithm for implementation on FPGA board NEXYS A7.
|
|
|
Kryptografické algoritmy na platformě FPGA
Broda, Jan ; Jedlička, Petr (oponent) ; Hajný, Jan (vedoucí práce)
Tato diplomová práce je zaměřena na vytvoření demonstrátoru, který je schopný přenášet data jak mezi operačním systémem a síťovou kartou s FPGA čipem UltraScale+, tak i mezi dvěma síťovými kartami. V teoretické části práce pojednává o programovatelných hradlových polích, vývojem na FPGA, využívanými programovacími jazyky a vývojovém prostředí Vivado Design Suite. Demonstrátor se skládá ze dvou aplikací, vyvíjených v jazyce C, pro komunikaci mezi operačním systémem a síťovou kartou a dvou komponent, vyvíjených v jazyce VHDL, pro komunikaci skrze síťové rozhraní na FPGA síťové kartě. Demonstrátor umožňuje vložení kryptografického algoritmu, který by pracoval s přenášenými daty. Pro vývoj na síťové kartě s FPGA čipem byl využit Network Development Kit od týmu Liberouter ze sdružení CESNET.
|
|
| |
|
|
Interní modely v solventnosti
Mertl, Jakub ; Cipra, Tomáš (vedoucí práce) ; Mazurová, Lucie (oponent) ; Jedlička, Petr (oponent)
Název práce: Interní modely v solventnosti Autor: Mgr. Ing. Jakub Mertl Abstrakt: Předmětem práce je posouzení metod výpočtu kapitálové přiměřenosti nově implementované regulace v pojišťovnictví pod názvem Solvency II. Cílem práce je konstrukce částečného interního modelu splňující podmínky metodiky Solvency II pro oblast neživotního pojištění. Práce se především zabývá rizikem pojistného a rizikem rezerv, která jsou pro neživotní pojišťovny klíčová. Práce popisuje různé přístupy stanovení těchto rizik a jejich agregaci. Důležitou součástí práce je numerický příklad ilustrující uvedené metody.
|
host ::
RSS.