|
|
Framework pro částečnou dynamickou rekonfiguraci FPGA Virtex-5
Raček, Jakub ; Viktorin, Jan (oponent) ; Matoušek, Jiří (vedoucí práce)
Práce se zabývá návrhem a implementací frameworku částečné dynamické rekonfigurace pro FPGA architekturu Virtex-5. Framework má usnadnit tvorbu aplikací s hardwarovými akcelerátory využívajících částečnou dynamickou rekonfiguraci. S využitím frameworku byla vytvořena demonstrační aplikace pro pattern-matching nad příchozími síťovými pakety. Řízení procesu částečné dynamické rekonfigurace obstarává systém typu GNU/Linux, který běží na procesoru MicroBlaze. To navíc umožňuje běh méně náročných aplikací a zpracování paketů pomocí softwaru.
|
|
|
Akcelerace šifrovacích algoritmů pomocí FPGA
Gajdoš, Miroslav ; Kaštil, Jan (oponent) ; Šimek, Václav (vedoucí práce)
Tato práce se zabývá možností akcelerace šifrovacích algoritmů pomocí rekonfigurovatelných obvodů FPGA a zkoumáním rozdílu rychlosti implementace oproti implementaci softwarové. Práce popisuje základy šifrování a akcelerace algoritmů na FPGA. Dále se zabývá procesem návrhu, implementace, simulace a syntézy výsledné implementace. Provádí rozbor dosaženého řešení. Cílem projektu bylo vytvořit funkční řešení akcelerovaného algoritmu, tím umožnit jeho další použití v reálném provozu a dále vytvoření česky psaného materiálu o této problematice.
|
|
|
Akcelerace evolučního návrhu obvodů na úrovni tranzistorů na platformě Zynq
Mrázek, Vojtěch ; Sekanina, Lukáš (oponent) ; Vašíček, Zdeněk (vedoucí práce)
Cílem této práce je návrh a realizace hardwarové jednotky umožňující automatickou syntézu integrovaných obvodů na úrovni tranzistorů. Práce je rozdělena na dvě části. První, teoretická část, se věnuje metodám návrhu obvodů s MOSFET tranzistory a problematice evolučních algoritmů. Dále rozebírá aktuální výsledky výzkumu v této oblasti a navazuje popisem nového přístupu evolučního návrhu a optimalizace číslicových obvodů na úrovni tranzistorů. Následující část se zabývá popisem hardwarové jednotky, která tuto novou metodu akceleruje na obvodu Zynq integrující procesor ARM a programovatelnou logiku. Funkčnost metody je prezentována na optimalizaci vícevstupých obvodů. Hardwarová jednotka byla využita v evolučním návrhu dvou a třívstupých hradel.
|
|
|
Akcelerace RSA na GPU
Balogh, Tomáš ; Jaroš, Jiří (oponent) ; Vašíček, Zdeněk (vedoucí práce)
Tato bakalářská práce se zabývá implementací obecného algoritmu RSA prostřednictvím Montgomeryho násobení pro grafické karty. Pro vybranou platformu CUDA jsou vytvořeny čtyři verze implementace s cílem dosáhnutí co nejvyššího zrychlení výpočtu v porovnání s výpočtem na procesoru. Zrychlení výpočtu je kromě jiného dosaženo paralelizací aritmetických operací sčítání a násobení velkých čísel.
|
|
|
Acceleration of Object Detection Using Classifiers
Juránek, Roman ; Kälviäinen, Heikki (oponent) ; Sojka, Eduard (oponent) ; Zemčík, Pavel (vedoucí práce)
Detection of objects in computer vision is a complex task. One of most popular and well explored approaches is the use of statistical classifiers and scanning windows. In this approach, classifiers learned by AdaBoost algorithm (or some modification) are often used as they achieve low error rates, high detection rates and they are suitable for detection in real-time applications. Object detection run-time which uses such classifiers can be implemented by various methods and properties of underlying architecture can be used for speed-up of the detection. For the purpose of acceleration, graphics hardware, multi-core architectures, SIMD or other means can be used. The detection is often implemented on programmable hardware. The contribution of this thesis is to introduce an optimization technique which enhances object detection performance with respect to an user defined cost function. The optimization balances computations of previously learned classifiers between two or more run-time implementations in order to minimize the cost function. The optimization method is verified on a basic example -- division of a classifier to a pre-processing unit implemented in FPGA, and a post-processing unit in standard PC.
|
|
|
Neuronové sítě s ozvěnou stavu pro předpověď vývoje finančních trhů
Pospíchal, Ondřej ; Mašek, Jan (oponent) ; Burget, Radim (vedoucí práce)
Tato práce se zabývá neuronovou sítí s ozvěnou stavu a urychlením jejího učení implementací na grafický procesor. V teoretické části práce jsou obecně uvedeny neuronové sítě a několik vybraných typů neuronových sítí, ze kterých vychází síť s ozvěnou stavu. Dále jsou uvedeny další algoritmy používané pro analýzu časových řad a v neposlední řadě byly také stručně popsány nástroje, které byly použity v praktické části práce. Praktická část popisuje tvorbu akcelerované varianty sítě s ozvěnou stavu. Následně je popsána tvorba vstupních datových souborů reálných finančních indexů, na kterých byla poté síť s ozvěnou stavu a ostatní algoritmy testovány. Analýzou této akcelerované varianty bylo zjištěno, že její rychlost učení nesplnila teoretická očekávaní. Akcelerovaná varianta pracuje pomaleji, avšak s větší přesností. Analýzou výsledků měření dalších algoritmů bylo zjištěno, že nejvyšších přesností dosahují řešení pracující na principu neuronových sítí.
|
|
|
Akcelerace Burrows-Wheelerovy transformace s využitím GPU
Zahradníček, Tomáš ; Drábek, Vladimír (oponent) ; Šimek, Václav (vedoucí práce)
Tato práce se zabývá Burrows-Wheelerovou transformací (BWT) a možnostmi akcelerace této transformace na grafickém procesoru (GPU). Jsou představeny metody komprese založené na BWT. Pro práci s GPU jsou představeny softwarové knihovny CUDA a OpenCL. Jsou implementovány paralelní varianty BWT i následných kroků potřebných ke kompresi, s použitím knihovny CUDA. Je testována míra komprese použitých přístupů a paralelní verze jsou porovnány s jejich sekvenčními implementacemi.
|
|
|
Akcelerace algoritmů pro porovnání řetězců na základě podobnosti
Voženílek, Jan ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Cílem této bakalářské práce je návrh a implementace architektury pro FPGA čipy akcelerující porovnávání dvou řetězců a jejich ohodnocení na podobnost. Použité postupy vycházejí z bioinformatických algoritmů, především Needleman-Wunsch a Smith-Waterman. Jednotka může díky obecnému návrhu a generickému zpracování v jazyce VHDL porovnávat libovolné sekvence znaků, což je úloha prostupující mnoha oblastmi informatiky od prohledávání databází (kde porovnání na podobnost umožňuje odhalit překlepy) po detekci nevyžádané elektronické pošty - spamu. V závislosti na specifikaci úlohy se může zrychlení oproti běžnému softwarovému řešení pohybovat v řádu stovek až tisíců.
|
|
|
Akcelerace zpracování 3D obrazových dat na GPU
Jochlík, Jakub ; Klepárník, Petr (oponent) ; Španěl, Michal (vedoucí práce)
Tato práce navrhuje řešení pro aplikaci konvolučních filtrů na velké množství 3D obrazových dat za využití výpočetního výkonu grafických karet. Popisované řešení využívá platformu OpenCL, jenž umožňuje akcelerovat veškeré výpočty na grafickém jádře, a~příslušnou optimalizaci s~využitím lokální paměti, která je na GPU dostupná. Návrh a~implementace se zaměřuje primárně na Sobelův filtr.
|
|
|
Evoluční návrh kolektivních komunikací akcelerovaný pomocí GPU
Tyrala, Radek ; Dvořák, Václav (oponent) ; Jaroš, Jiří (vedoucí práce)
Tato práce provádí analýzu existující aplikace implementující evoluční algoritmus pro plánování kolektivních komunikací a navrhuje možnosti její akcelerace s využitím obecných výpočtů na grafických čipech (GPU). V práci je obsažen teoretický úvod do problematiky systémů na čipu, plánování kolektivních komunikací a podrobnější popis evolučních algoritmů. Práce dále zkoumá architektury GPU a paměťovou hierarchii grafických karet z pohledu OpenCL. Na základě analýzy zaměřené na časovou náročnost jednotlivých částí aplikace je proveden návrh paralelního zpracování hodnotící funkce fitness a odhad dosažitelného zrychlení. Stěžejní část práce popisuje implementaci navrženého řešení se zaměřením na využité optimalizace. Práce přináší srovnání původního řešení na CPU a paralelního provedení na GPU. V práci je popsána implementace distribuce výpočtu mezi různá zařízení podporovaná standardem OpenCL a jsou diskutovány výhody, omezení a další možnosti akcelerace výpočtu na základě jeho distribuce na heterogenních výpočetních systémech.
|
host ::
RSS.