|
|
Implementace mikroprocesoru RISC-V s rozšířením pro bitové manipulace
Chovančíková, Lucie ; Bohrn, Marek (oponent) ; Pristach, Marián (vedoucí práce)
Diplomová práce se zabývá návrhem procesoru RISC-V rozšířeného o instrukce pro bitové manipulace. V této práci se věnuje pozornost popisu instrukční sady RISC-V a jazyka CodAL, který slouží k popisu instrukčních sad a procesorových architektur. Hlavním cílem práce je implementace modelu s 32-bitovým adresním prostorem, základní instrukční sadou RISC-V a rozšířením pro bitové manipulace na instrukční a RTL úrovni. Výsledné parametry navrženého procesoru jsou změřeny pomocí nástroje Genus Synthesis Solution. Do měření je také zahrnuta využitelnost bitových manipulací na základě pokrytí dekodéru.
|
|
|
Generování objektových souborů pro RISC-V
Benna, Filip ; Zachariášová, Marcela (oponent) ; Hruška, Tomáš (vedoucí práce)
Tato diplomová práce se zabývá překladem zdrojových souborů programů pro procesorovou architekturu RISC-V. Smyslem rozšíření překladových nástrojů, které je v této práci popsáno, je kompatibilita vzniklých objektových souborů s open source nástroji sady GNU binutils dostupnými pro tuto architekturu. Problematika spočívá především v korektním rozpoznání a následném správném uložení různých typů relokací specifických pro architekturu RISC-V v rámci nástrojů Codasip Studio.
|
|
|
Formal verification of RISC-V processor with Questa PropCheck
Javor, Adrián ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
The topic of this master thesis is Formal verification of RISC-V processor with Questa PropCheck using SystemVerilog assertions. The theoretical part writes about the RISC-V architecture, furthermore, selected components of Codix Berkelium 5 processor used for formal verification are described, communication protocol AHB-lite, formal verification and its methods and tools are also studied. Experimental part consists of verification planning of selected components, subsequent formal verification, analysing of results and evaluating a benefits of formal technics.
|
|
|
Vytvoření modelu procesoru RISC-V
Nosterský, Milan ; Zachariášová, Marcela (oponent) ; Hruška, Tomáš (vedoucí práce)
Bakalářská práce se zabývá implementací modelu procesoru RISC-V v jazyce pro popis architektur CodAL. Teoretická část práce se zaměřuje na popis jazyka CodAL a klasifikaci procesorů. Praktická část práce se věnuje samotné implementaci procesoru RISC-V na úrovni instrukčního modelu a jeho testování. Dále se práce zabývá implementací MMU, časovačem a analýzou proxy kernelu.
|
|
|
Integrace formálních technik do procesu verifikace procesoru RISC-V
Horký, Jakub ; Šnobl, Pavel (oponent) ; Hruška, Tomáš (vedoucí práce)
Tato práce krátce rozebírá architekturu RISC-V a návrh procesorů a jak jednoduše může vzniknout chyba při jejich vytváření. Dále popisuji, jakým způsobem se snaží funkční verifikace tyto chyby odhalit a jaké jsou její výhody a nedostatky. Konkrétněji se zaměřím, jak vypadá verifikační prostředí podle UVM. Popisuji, jakým způsobem do funkční verifikace zapadá formální verifikace a jaké jsou dostupné nástroje pro formální verifikaci. Ke konci této práce popisuji konkrétně způsob mého postupu při psaní tvrzení (psaných v SVA jazyce) pro RISC-V procesor za použití nástroje pro formální verifikaci tvrzení. Při využití těchto tvrzení pro ověření procesoru v pozdější fázi vývoje, kdy funkční verifikace již měla možnost většinu chyb odhalit, se mi přesto podařilo několik chyb najít.
|
|
|
Testbed pro simulaci MCU aplikace v RTL prostředí
Ohnút, Petr ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práce je zaměřena na vytvoření testovacího frameworku pro jednoduchou možnost simulování a konfigurování mcu aplikací. Framework také zabezpečuje základní zpracování výstupních dat simulace, jakým je například měření UART či SPI rychlosti komunikace, kontrola očekávané instrukce s aktuálně vykonávanou, počítání vykonaných jednotlivých funkcí během simulace, etc. V rámci práce jsou navrženy testovací scénáře, které mají za úkol simulovat implementované funkcionality frameworku. V poslední řadě jsou rozebírány výsledky jednotlivých testovacích scénářů.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Processor Pineapple One
Szkandera, Filip
This thesis deals with the design, simulation and making of a RISC-V based processoronly out of descrete logic components. The final product is a macrocontroller that integrates a processor,program memory, data memory, graphics card and an input-output ports in a tower structuremade of nine circuit boards. This thesis also describes a simple shell application programmed in a Clanguage, that runs natively on this device.
|
|
|
Periferie procesoru RISC-V
Vavro, Tomáš ; Kekely, Lukáš (oponent) ; Martínek, Tomáš (vedoucí práce)
Platforma RISC-V je jedným z lídrov v odvetví počítačových a vstavaných systémov. Pri čoraz väčšej miere využívania takýchto systémov rastie dopyt po dostupných perifériách pre implementácie tejto platformy. Táto práca sa zaoberá procesorom FU540-C000 od spoločnosti SiFive, ktorý je jednou z implementácií architektúry RISC-V, a jeho základnými perifériami. Na základe analýzy bol spomedzi periférií tohoto procesoru zvolený obvod UART slúžiaci pre asynchrónnu sériovú komunikáciu. Cieľom tejto diplomovej práce je danú perifériu navrhnúť a implementovať v niektorom z jazykov pre popis číslicových obvodov, a následne vytvoriť verifikačné prostredie, prostredníctvom ktorého bude overená funkčnosť implementácie.
|
|
|
Graphical Simulator of Superscalar Processors
Vávra, Jan ; Mrázek, Vojtěch (oponent) ; Jaroš, Jiří (vedoucí práce)
The focus of this thesis is implementation of the superscalar simulator. The implementation follows research of existing simulators and tries to implement missing features from them. Simulator uses RISC-V instruction set architecture, but architecture can be swapped for any RISC instruction set. Simulator implements deterministic branch prediction. Parts of the simulation can be configured. The simulator application also contains a text editor for inputting source code.
|
host ::
RSS.