|
|
Digitální modulátor pro vícestavové modulace
Žižka, Josef ; Hubík,, Vladimír (oponent) ; Šebesta, Jiří (vedoucí práce)
Cílem této práce je seznámit čtenáře se základním principem a možnostmi řešení digitálního modulátoru pro vícestavové modulace s integrovaným obvodem AD9957 od firmy Analog Devices. Navrhnout blokové i konkrétní schéma modulátoru a celé zařízení zrealizovat. Dále se zabývá využitím standardního rozhraní USB ke komunikaci, ovládání a přenosu dat mezi modulátorem a ovládacím počítačem. Práce popisuje jednotlivé bloky navrženého zařízení, desku plošných spojů, vytvořený firmware a aplikační program pro snadné ovládání pomocí PC. V závěru práce jsou popsány některé výsledky měření a zhodnoceny dosažené výsledky.
|
|
|
Hardwarová akcelerace analýzy a extrakce položek z hlaviček paketů
Polčák, Libor ; Tobola, Jiří (oponent) ; Kořenek, Jan (vedoucí práce)
Tato práce se zabývá analýzou paketů a jejich zpracováním ve vysokorychlostních sítích za použití FPGA. Byl navržen model analýzy protokolů a vhodná hardwarové architektura. Popis protokolů je možno vytvořit pomocí XML, který je automatizovaně převeden do popisu ve VHDL. Díky tomu, že se zpracovává současně více bajtů, případně hlaviček protokolů, v jednom hodinovém cyklu, je navržená jednotka schopna zpracovávat pakety na rychlostech 10 Gb/s.
|
|
|
Akcelerace algoritmů pro hledání palindromu a opakujících se struktur
Voženílek, Jan ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Veškerá genetická informace živých organismů je uložena v DNA. Zkoumání její struktury a funkce představuje důležitou oblast výzkumu moderní biologie. Jednou ze zajímavých struktur, vyskytujících se v sekvencích DNA, jsou také palindromy. Na základě jejich výzkumu se předpokládá, že hrají důležitou roli při interpretaci informace uložené v DNA, jelikož se často vyskytují v okolí důležitých genů. Jejich hledání je složitější díky výskytu mutací (změn v posloupnosti prvků DNA), což zvyšuje časovou složitost algoritmů. Proto má smysl zabývat se jejich paralelizací a akcelerací. Rozborem metod pro hledání palindromů a návrhem akcelerační architektury se zabývá tato práce. Výpočet pomocí hardwarové jednotky implementované v čipu FPGA na kartě ml555 může být až 6 667krát rychlejší oproti nejlepšímu známému softwarovému řešení využívajícímu sufixová pole.
|
|
|
Implementace algoritmu dekompozice matice a pseudoinverze na FPGA
Röszler, Pavel ; Rajmic, Pavel (oponent) ; Smékal, David (vedoucí práce)
Cílem této práce je implementace výpočtů vlastních čísel a vektorů a výpočet pseudoinverze matice na hradlovém poly. Při těchto výpočtech se velmi často používají maticové rozklady, které jsou popsány jako první. Následuje shrnutí teorie a uvedení jednotlivých metod, z nichž některé byli implementovány v Matlab. Pro implementaci do FPGA (Field Programmable Gate Array ) je využito nástrojů a knihoven Vivado High-Level Synthesis, v práci je stručný popis problematiky FPGA obvodů a jejich programování a detailní popis principů a možností nástrojů HLS s důrazem na funkce z knihovny pro lineární algebru, které jsou následně využity v jednotlivých variantách výpočetních bloků. Výsledky jednotlivých variant jsou dále srovnány z hlediska časování a využití prostředků FPGA. Vybraný blok byl ověřen na vývojovém kitu a analyzována jeho numerická přesnost na základě dat z měření.
|
|
|
Filtrace paketů ve 100 Gb sítích
Kučera, Jan ; Matoušek, Jiří (oponent) ; Kořenek, Jan (vedoucí práce)
Diplomová práce se zabývá návrhem a implementací algoritmu pro filtraci paketů pro vysokorychlostní počítačové sítě. Hlavním cílem bylo vytvoření hardwarové architektury pro filtraci, která dosáhne vysoké kapacity ve smyslu počtu filtračních pravidel a umožní nasazení v sítích o rychlostech až 100 Gb/s. Návrh systému byl proveden s ohledem na možnost paralelního zpracování při implementaci v technologii FPGA a s cílem nalezení vhodného kompromisu mezi časovou a paměťovou složitostí algoritmu. Dosažené vlastnosti navržené architektury a vytvořené implementace byly následně ověřeny na dostupných množinách filtračních pravidel. Díky vysoce optimalizované architektuře a řetězenému zpracování bylo možné při implementaci dosáhnout vysoké pracovní frekvence (přes 220 MHz) a současně významně zredukovat paměťové nároky (v průměru o 72% oproti porovnávaným algoritmům). Efektivní využití interní paměti dostupné přímo na čipu umožňuje s použitím FPGA uložení až pěti tisíc filtračních pravidel při zabrání pouze 8% dostupné kapacity paměti. To vše při současném dosažení plné propustnosti linky 100 Gb/s.
|
|
|
Implementace struktur FPNN v C++
Pánek, Richard ; Čekan, Ondřej (oponent) ; Krčma, Martin (vedoucí práce)
Tato diplomová práce se zabývá návrhem a implementací simulátoru programovatelných polí neuronových sítí (FPNN) v jazyce C++. Jako jejich základ je v práci úvod do neuronových sítí a FPGA. Pro FPNN jsou zde uvedeny příslušné definice a metody výpočtu. Dále práce popisuje speciální vlastnosti FPNN a jejich odlišnosti oproti klasickým neuronovým sítím. Také se zabývá modely FPNN odolnými proti poruchám. To vše je využito pro implementaci a následné experimenty.
|
|
|
Čidlo vibrací
Matěj, Jan ; Pristach, Marián (oponent) ; Bohrn, Marek (vedoucí práce)
Tato bakalářská práce se zabývá návrhem a realizací systému pro snímání vibrací převodovky motoru radarové antény. V práci jsou přiblíženy principy funkce senzorů vibrací, přehled různých typů snímačů a jejich vhodnost pro danou aplikaci. Dále se práce zaobírá výběrem vhodného senzoru, popisem systému pro přenos těchto dat do počítače a vyhodnocením naměřených výsledků.
|
|
|
Hardwarová akcelerace analýzy a extrakce položek z hlaviček paketů
Polčák, Libor ; Tobola, Jiří (oponent) ; Kořenek, Jan (vedoucí práce)
Tato práce se zabývá analýzou paketů a jejich zpracováním ve vysokorychlostních sítích za použití FPGA. Byl navržen model analýzy protokolů a vhodná hardwarové architektura. Popis protokolů je možno vytvořit pomocí XML, který je automatizovaně převeden do popisu ve VHDL. Díky tomu, že se zpracovává současně více bajtů, případně hlaviček protokolů, v jednom hodinovém cyklu, je navržená jednotka schopna zpracovávat pakety na rychlostech 10 Gb/s.
|
|
|
Hardwarová akcelerace extrakce položek z hlaviček paketů
Polčák, Libor ; Martínek, Tomáš (oponent) ; Kořenek, Jan (vedoucí práce)
Většina síťových zařízení pro svou činnost potřebuje získávat položky z hlaviček různých protokolů obsažených v přijatých paketech. Tato práce se zabývá návrhem efektivní jednotky umožňující analýzu hlaviček a extrakci dat v závislosti na požadavcích konkrétní aplikace. Speciální důraz je kladen na možnost zpracování protokolů druhé, třetí a čtvrté síťové vrstvy včetně tunelování paketů. Podporované protokoly je možné volit na základě specifických požadavků různých aplikací. Pro analýzu dat je využíván model založený na pravé lineární gramatice transformované na konečný automat. Technologie FPGA umožňuje skloubení konfigurovatelnosti softwaru s rychlostí hardwarového zpracování nutného pro vysokorychlostní sítě. Implementovanou jednotku je možné využít i pro sítě s rychlostí 40 Gb/s. Extrahované položky je možné vybírat i za běhu jednotky.
|
|
|
Akcelerace algoritmů pro hledání palindromu a opakujících se struktur
Voženílek, Jan ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Veškerá genetická informace živých organismů je uložena v DNA. Zkoumání její struktury a funkce představuje důležitou oblast výzkumu moderní biologie. Jednou ze zajímavých struktur, vyskytujících se v sekvencích DNA, jsou také palindromy. Na základě jejich výzkumu se předpokládá, že hrají důležitou roli při interpretaci informace uložené v DNA, jelikož se často vyskytují v okolí důležitých genů. Jejich hledání je složitější díky výskytu mutací (změn v posloupnosti prvků DNA), což zvyšuje časovou složitost algoritmů. Proto má smysl zabývat se jejich paralelizací a akcelerací. Rozborem metod pro hledání palindromů a návrhem akcelerační architektury se zabývá tato práce. Výpočet pomocí hardwarové jednotky implementované v čipu FPGA na kartě ml555 může být až 6 667krát rychlejší oproti nejlepšímu známému softwarovému řešení využívajícímu sufixová pole.
|
host ::
RSS.