|
|
Hardware Accelerated Functional Verification
Zachariášová, Marcela ; Kotásek, Zdeněk (oponent) ; Kajan, Michal (vedoucí práce)
Functional verification is a widespread technique to check whether a hardware system satisfies a given correctness specification. The complexity of modern computer systems is rapidly rising and the verification process takes a significant amount of time. It is a challenging task to find appropriate acceleration techniques for this process. In this thesis, we describe theoretical principles of different verification approaches such as simulation and testing, functional verification, and formal analysis and verification. In particular, we focus on creating verification environments in the SystemVerilog language. The analysis part describes the requirements on a system for acceleration of functional verification, the most important being the option to easily enable acceleration and time equivalence of an accelerated and a non-accelerated run of a verification. The thesis further introduces a design of a verification framework that exploits the field-programmable gate array technology, while retaining the possibility to run verification in the user-friendly debugging environment of a simulator. According to the experiments carried out on a prototype implementation, the achieved acceleration is proportional to the number of checked transactions and the complexity of the verified system. The maximum acceleration achieved on the set of experiments was over 130 times.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Funkční verifikace výpočetních jednotek procesoru
Valach, Lukáš ; Lengál, Ondřej (oponent) ; Masařík, Karel (vedoucí práce)
Práce se zaobírá začleněním procesu funkční verifikace do vývojového cyklu návrhu funkčních jednotek v prostředí pro souběžný návrh hardwaru a softwaru systému Codasip. Cílem bylo navrhnout a implementovat verifikační prostředí v jazyku SystemVerilog pro verifikaci automaticky generované hardwarové reprezentace těchto jednotek. Na začátku jsou rozebrány přínosy a obvyklé postupy při funkční verifikaci a vlastnosti systému Codasip. Dále je v práci popsán návrh, implementace, analýza průběhu a výsledků testů verifikace simulačního modelu aritmeticko-logické jednotky. Závěrem jsou zhodnoceny dosažené výsledky práce a navrhnuta zlepšení pro možný další rozvoj verifikačního prostředí.
|
|
|
Verifikace generického propojovacího systému pro FPGA
Bartoš, Václav ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Tato práce se zabývá návrhem, implementací a provedením simulační verifikace generického propojovacího systému pro čipy FPGA. Tento systém je součástí platformy NetCOPE vyvíjené v projektu Liberouter, v rámci něhož vznikla i tato práce. Nejdříve jsou zde popsány obvyklé postupy návrhu verifikací v jazyce SystemVerilog. Následuje stručný popis propojovacího systému a jeho jednotlivých součástí, zaměřený především na aspekty důležité pro verifikaci. Jádrem práce je pak návrh verifikačního prostředí a řídícího programu testu pro každou ze tří součástí testovaného systému. Při tom se vychází z dříve popsaných principů zavedených v projektu Liberouter, rozšiřuje je však o některé další prvky. Všechny komponenty verifikačního prostředí jsou navrhovány s důrazem na obecnost a znovupoužitelnost, aby mohly být využity i při jiných verifikacích souvisejících s tímto propojovacím systémem. V závěru práce jsou diskutovány výsledky provedené verifikace a nalezené chyby, a je zhodnocen obecný přínos simulačních verifikací při návrhu hardware.
|
|
|
Verifikace digitálního obvodu Microcore GNSS Baseband
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této diplomové práce je verifikace Akviziční jednotky a Sledovací jednotky digitálního obvodu Microcore GNSS Baseband společnosti Honeywell. Teoretická část práce obsahuje stručný úvod o určování polohy pomocí satelitního signálu, princip činnosti verifikovaných jednotek a představení metodiky UVM. Praktická část práce obsahuje požadavky na testované jednotky, testové scénáře a procedury. Také je popsáno verifikační prostředí. Poslední částí je průběh verifikace a její výsledky.
|
|
|
Periferie procesoru RISC-V
Vavro, Tomáš ; Kekely, Lukáš (oponent) ; Martínek, Tomáš (vedoucí práce)
Platforma RISC-V je jedným z lídrov v odvetví počítačových a vstavaných systémov. Pri čoraz väčšej miere využívania takýchto systémov rastie dopyt po dostupných perifériách pre implementácie tejto platformy. Táto práca sa zaoberá procesorom FU540-C000 od spoločnosti SiFive, ktorý je jednou z implementácií architektúry RISC-V, a jeho základnými perifériami. Na základe analýzy bol spomedzi periférií tohoto procesoru zvolený obvod UART slúžiaci pre asynchrónnu sériovú komunikáciu. Cieľom tejto diplomovej práce je danú perifériu navrhnúť a implementovať v niektorom z jazykov pre popis číslicových obvodov, a následne vytvoriť verifikačné prostredie, prostredníctvom ktorého bude overená funkčnosť implementácie.
|
|
|
New Methods for Increasing Efficiency and Speed of Functional Verification
Zachariášová, Marcela ; Dohnal, Jan (oponent) ; Steininger, Andreas (oponent) ; Kotásek, Zdeněk (vedoucí práce)
In the development of current hardware systems, e.g. embedded systems or computer hardware, new ways how to increase their reliability are highly investigated. One way how to tackle the issue of reliability is to increase the efficiency and the speed of verification processes that are performed in the early phases of the design cycle. In this Ph.D. thesis, the attention is focused on the verification approach called functional verification. Several challenges and problems connected with the efficiency and the speed of functional verification are identified and reflected in the goals of the Ph.D. thesis. The first goal focuses on the reduction of the simulation runtime when verifying complex hardware systems. The reason is that the simulation of inherently parallel hardware systems is very slow in comparison to the speed of real hardware. The optimization technique is proposed that moves the verified system into the FPGA acceleration board while the rest of the verification environment runs in simulation. By this single move, the simulation overhead can be significantly reduced. The second goal deals with manually written verification environments which represent a huge bottleneck in the verification productivity. However, it is not reasonable, because almost all verification environments have the same structure as they utilize libraries of basic components from the standard verification methodologies. They are only adjusted to the system that is verified. Therefore, the second optimization technique takes the high-level specification of the system and then automatically generates a comprehensive verification environment for this system. The third goal elaborates how the completeness of the verification process can be achieved using the intelligent automation. The completeness is measured by different coverage metrics and the verification is usually ended when a satisfying level of coverage is achieved. Therefore, the third optimization technique drives generation of input stimuli in order to activate multiple coverage points in the veri\-fied system and to enhance the overall coverage rate. As the main optimization tool the genetic algorithm is used, which is adopted for the functional verification purposes and its parameters are well-tuned for this domain. It is running in the background of the verification process, it analyses the coverage and it dynamically changes constraints of the stimuli generator. Constraints are represented by the probabilities using which particular values from the input domain are selected. The fourth goal discusses the re-usability of verification stimuli for regression testing and how these stimuli can be further optimized in order to speed-up the testing. It is quite common in verification that until a satisfying level of coverage is achieved, many redundant stimuli are evaluated as they are produced by pseudo-random generators. However, when creating optimal regression suites, redundancy is not needed anymore and can be removed. At the same time, it is important to retain the same level of coverage in order to check all the key properties of the system. The fourth optimization technique is also based on the genetic algorithm, but it is not integrated into the verification process but works offline after the verification is ended. It removes the redundancy from the original suite of stimuli very fast and effectively so the resulting verification runtime of the regression suite is significantly improved.
|
|
|
Verifikace koncového bodu v síti SpaceWire
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této bakalářské práce je verifikace SpaceWire IP coru vytvořeného na Ústavu mikroelektroniky Fakulty elektrotechniky a komunikačních technologií, VUT v Brně. Práce má 3 hlavní části. V první části práce je stručný popis standardu SpaceWire. Druhá část práce se zabývá teoretickým popisem verifikace. Poslední část práce se věnuje praktické části verifikace koncového bodu sítě SpaceWire.
|
|
|
Zpětnovazební funkční verifikace hardware
Santa, Marek ; Kajan, Michal (oponent) ; Kořenek, Jan (vedoucí práce)
Vyhnout se chybám při vývoji číslicových systémů je téměř nemožné. Přitom brzké odhalení chyb pomáha šetřit čas i peníze. Tato práce se zabývá automatizací zpětné vazby ve funkčních verifikacích různých komponent na spracování dat. Automatická zpětná vazba má za úkol přinést nejen zkrácení času potřebného k ověření funkčnosti systému, ale zejména zlepšit prohledávání okrajových podmínek a zvýšit tak důvěru ve verifikovaný systém. V práci jsou diskutovány principy a postupy jak funkční tak i formální verifikace, metriky poskytující představu o tom, jaká část funkcionality byla pokryta, jsou popsány nedostatky zmíněných technik a identifikován prostor pro zlepšení současného stavu. Následně je představen návrh spětnovazebního verifikačního prostředí využívajícího genetický algoritmus. Na závěr práce jsou shrnuty dosažené výsledky verifikace.
|
|
|
Verifikace nástrojů pro protokol FrameLink v SystemVerilogu
Santa, Marek ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Vyhnout se chybám při vývoji číslicových systémů je téměř nemožné. Přitom brzké odhalení takových chyb pomáha šetřit čas i peníze. Tato práce se zabývá funkční verifikací různých nástrojů na spracování dat. Nejdřív jsou diskutovány principy a postupy funkční verifikace, následně je vytvořen návrh a implementace verifikačního prostředí v jazyce SystemVerilog. Na závěr jsou shrnuty výsledky verifikace.
|
host ::
RSS.