Název: Implementace PCS a PMA podvrstvy 50 Gb/s Ethernetu v FPGA
Překlad názvu: FPGA implementation of PCS and PMA sublayer of 50Gb/s Ethernet
Autoři: Suchanek, Michal ; Levek, Vladimír (oponent) ; Bohrn, Marek (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2019
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstrakt: [cze] [eng]
Cílem této bakalářské práce je seznámit se se standardem 25/50 Gigabit Ethernet Consortium, jenž definuje 50Gb/s Ethernet. Prostudovat specifikace pro PCS a PMA podvrstvy fyzické vrstvy Ethernetu v režimu 50GBASE-R. Podle těchto specifikací navrhnout a implementovat zmiňováné podvrstvy PCS a PMA v jazyce VHDL pro obvody FPGA na akcelerační kartu. Ověřit funkčnost fyzické vrstvy na zvolené akcelerační kartě. The main goal of this thesis is to familiarize with 25/50 Gigabit Ethernet Consortium standard, which defines 50Gb/s Ethernet. Study about PCS and PMA sublayer specifications for Ethernet physical layer in 50GBASE-R mode. Describe and implement mentioned PCS and PMA sublayers in VHDL language for FPGA circuits and selected acceleration card. Verify correct functionality of physical layer through tests on given acceleration card.
Klíčová slova: ethernet; FPGA; fyzická vrstva; VHDL; ethernet; FPGA; physical layer; VHDL

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/173798

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-401390


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce