|
|
Vizualizace práce CPU
Ďurčo, Marián ; Češka, Milan (oponent) ; Vojnar, Tomáš (vedoucí práce)
Táto práca má slúžiť, ako doplnok výučby na tému RISC pipeline. Samotná práca je tvorená, ako webová aplikácia. Po preskúmaní rôznych nástrojov a knižníc vhodných na túto prácu sme zvolili hlavné dve knižnice React a Redux. Vytvorené riešenie umožňuje podľa vstupu inštrukcií zobraziť inštrukčný tok v RISC pipeline a zároveň stavy registrov a pamäte. Umožňuje jednoduchým spôsobom vykonávanie prechodov medzi jednotlivými časťami vizualizácie. Na základe danej vizualizácie je možné základné pochopenie princípov RISC pipeline a jednotlivých inštrukcií asembleru.
|
|
|
Paralelismus na úrovni instrukcí v moderních procesorech
Sláma, Pavel ; Levek, Vladimír (oponent) ; Pristach, Marián (vedoucí práce)
Základní metodou pro dosažení paralelismu na úrovni instrukcí je metoda zřetězení linky používaná v procesorech již desítky let. Ideální zřetězená linka umožňuje zvýšit výkon a efektivitu procesoru za přidání jen malého množství zdrojů. Reálná zřetězená linka ale naráží na řadu limitací způsobených vzájemnými závislostmi mezi instrukcemi a dalšími faktory. Cílem této práce je diskutovat techniky používané pro zvyšování efektivity a výkonu procesoru se zřetězenou linkou, vybrané techniky implementovat na reálný model procesoru RISC a diskutovat jejich přínos.
|
|
|
Prostředí pro spouštění testů kompatibility RISC-V
Skála, Milan ; Čekan, Ondřej (oponent) ; Zachariášová, Marcela (vedoucí práce)
Tato práce se zabývá vytvořením návrhu a implementací frameworku pro spouštění testů kompatibility různých typů implementací architektury RISC-V. Popisuje historický vývoj této architektury, instrukční sadu a režimy procesoru, které tato architektura podporuje. Dále jsou rozebrány současné metodiky a frameworky pro testování implementované v jazyce Python. Důraz je kladen na rozbor testů kompatibility. V praktické části je proveden návrh a implementace frameworku pro spouštění testů kompatibility, jehož vstupem mohou být různé typy implementací RISC-V. Sekundárním cílem práce je vytvořit grafické uživatelské rozhraní umožňující rychlou a snadnou konfiguraci testů. Na závěr jsou zhodnoceny výsledky a diskutovány možnosti dalšího rozšíření.
|
|
|
Simulace architektury mikroprocesoru 8051
Šimon, Petr ; Křoustek, Jakub (oponent) ; Hruška, Tomáš (vedoucí práce)
V dnešní době je více jak 90% procesorů používáno ve vestavěných systémech. Návrh procesorů pro vestavěná zařízení se stává čím dál složitější, a proto je nutné tuto práci co nejvíce automatizovat. Tato bakalářská práce se věnuje návrhu mikrokontroléru 8051. Návrh je proveden podle dostupné dokumentace a k popisu procesoru je použit jazyk ISAC. Výsledný model je ověřen řadou simulací, které jsou na konci práce analyzovány.
|
|
|
Model procesoru NIOS II
Masařík, Marek ; Dolíhal, Luděk (oponent) ; Zachariášová, Marcela (vedoucí práce)
Cílem této bakalářské práce bylo vytvoření návrhu modelu procesoru Nios II v jazyce pro popis architektur procesoru zvaném CodAL. Návrh procesoru probíhal na dvou úrovních abstrakce. První úroveň se skládala z popisu instrukční sady a druhá z návrhu architektury a implementace hardwarového modelu. Důležitou součástí návrhu procesoru je testování a verifikace, které proběhly úspěšně na připravené benchmarkové testovací sadě. Výsledný procesor je tak možné potenciálně využít v reálných aplikacích.
|
|
|
Vytvoření modelu procesoru PowerPC
Blaha, Hynek ; Dolíhal, Luděk (oponent) ; Masařík, Karel (vedoucí práce)
Architektury procesorů jsou čím dál více složitější, proto je kladen velký důraz na automatizaci jejich návrhů. Tato bakalářská práce popisuje návrh procesoru PowerPC v jazyce pro popis architektur Codal. Funkčnost a výkonnost výsledného modelu byla ověřena testy poskytnutými výzkumnou skupinou Lissom a srovnána se současným konkurentem.
|
|
|
MicroRNA pathway activity in mammalian oocytes
Kataruka, Shubhangini ; Svoboda, Petr (vedoucí práce) ; Simard, Martin (oponent) ; Cochella, Luisa (oponent)
Proměna vajíčka (oocytu) na embryo je jednou z nejsložitějších vývojových událostí, během které se diferencované vajíčko promění v totipotentní zygotu. Během růstové fáze oocyt hromadí mRNA, proteiny a další molekuly dokud nedosáhne stavu plně vzrostlého oocytu, ve kterém se transkripce zastaví. Plně vzrostlý oocyt má schopnost dokončit meiozu, být oplodněn a aktivovat zygotický genom. V období transkripčního klidu mezi plně vzrostlým oocytem a aktivací zygotického genomu je proto posttranskripční kontrola genové exprese nesmírně důležitá. Studie posttranskripčních regulačních drah v myších oocytech odhalily, že v myších oocytech existují v jedinečné sestavě regulační mechanismy využívající malé RNA. Zatímco mechanismus endogenní RNA interference (RNAi) je nezbytný pro normální vývoj oocyt, mikroRNA (miRNA) mechanismus, který je přítomný prakticky ve všech buněčných typech, je víceméně neaktivní a pro růst, zrání a oplodnění oocytů postradatelný. Můj doktorský projekt byl zaměřen na zodpovězení otázky proč jsou miRNA v oocytu nefunkční. Jelikož plně vzrostlý oocyt je mimořádně velká buňka s proporčně velkým mateřským transkriptomem, můj výzkum se soustředil na změny stochiometrie miRNA: mRNA, ke kterým dochází od zahájení růstu k plně dospělému myšímu oocytu. Ukázalo se, že miRNA se neakumulují...
|
|
|
Processor Pineapple One
Szkandera, Filip
This thesis deals with the design, simulation and making of a RISC-V based processoronly out of descrete logic components. The final product is a macrocontroller that integrates a processor,program memory, data memory, graphics card and an input-output ports in a tower structuremade of nine circuit boards. This thesis also describes a simple shell application programmed in a Clanguage, that runs natively on this device.
|
|
|
Paralelismus na úrovni instrukcí v moderních procesorech
Sláma, Pavel ; Levek, Vladimír (oponent) ; Pristach, Marián (vedoucí práce)
Základní metodou pro dosažení paralelismu na úrovni instrukcí je metoda zřetězení linky používaná v procesorech již desítky let. Ideální zřetězená linka umožňuje zvýšit výkon a efektivitu procesoru za přidání jen malého množství zdrojů. Reálná zřetězená linka ale naráží na řadu limitací způsobených vzájemnými závislostmi mezi instrukcemi a dalšími faktory. Cílem této práce je diskutovat techniky používané pro zvyšování efektivity a výkonu procesoru se zřetězenou linkou, vybrané techniky implementovat na reálný model procesoru RISC a diskutovat jejich přínos.
|
|
|
Vytvoření modelu procesoru PowerPC
Blaha, Hynek ; Dolíhal, Luděk (oponent) ; Masařík, Karel (vedoucí práce)
Architektury procesorů jsou čím dál více složitější, proto je kladen velký důraz na automatizaci jejich návrhů. Tato bakalářská práce popisuje návrh procesoru PowerPC v jazyce pro popis architektur Codal. Funkčnost a výkonnost výsledného modelu byla ověřena testy poskytnutými výzkumnou skupinou Lissom a srovnána se současným konkurentem.
|
host ::
RSS.