|
|
Network interface card performance testing
Karabelly, Jozef ; Nagy, Peter (oponent) ; Grégr, Matěj (vedoucí práce)
This thesis explores the importance of NIC performance testing in network engineering, particularly for systems using the modern Linux kernel, due to rising network throughputs and multi-core processors expansion. It develops a scalable, adaptable test scenarios for NIC testing that handle the complexities of a rapidly evolving hardware and software landscape, aiming for stable, reproducible outcomes across different scenarios. The research includes analyzing Linux kernel's offloading features, using continuous integration tools for voluminous testing, and rigorously examining hardware setups. The test scenarios' effectiveness is validated through extensive testing on a specialized testbed, enhancing the understanding and optimization of NIC performance in complex Linux-based networks.
|
|
|
Hardware Accelerated Functional Verification
Zachariášová, Marcela ; Kotásek, Zdeněk (oponent) ; Kajan, Michal (vedoucí práce)
Functional verification is a widespread technique to check whether a hardware system satisfies a given correctness specification. The complexity of modern computer systems is rapidly rising and the verification process takes a significant amount of time. It is a challenging task to find appropriate acceleration techniques for this process. In this thesis, we describe theoretical principles of different verification approaches such as simulation and testing, functional verification, and formal analysis and verification. In particular, we focus on creating verification environments in the SystemVerilog language. The analysis part describes the requirements on a system for acceleration of functional verification, the most important being the option to easily enable acceleration and time equivalence of an accelerated and a non-accelerated run of a verification. The thesis further introduces a design of a verification framework that exploits the field-programmable gate array technology, while retaining the possibility to run verification in the user-friendly debugging environment of a simulator. According to the experiments carried out on a prototype implementation, the achieved acceleration is proportional to the number of checked transactions and the complexity of the verified system. The maximum acceleration achieved on the set of experiments was over 130 times.
|
|
|
Hardware acceleration of packet classification using TC Flower
Benc, Marek ; Fujcik, Lukáš (oponent) ; Libich, Jiří (vedoucí práce)
The CESNET association develops the COMBO line of high-performance (currently with up to two 100Gbps ports) programmable network adapters, focused on network data analysis and processing. These cards come with an FPGA chip, which allows users to define exactly how the network traffic should be processed. A possible use case for these cards is as network switches for virtual machines within a data center. The focus of this thesis is on implementing TC Flower offloading support for the COMBO line of cards (software and FPGA firmware). It is a common interface for installing flow match+action rules into SmartNICs, and allows them to be used to manage network traffic between virtual machines and the outside world, saving CPU cycles in the host machine.
|
|
|
Akcelerace virtuálního přepínače Open vSwitch
Vodák, David ; Orsák, Michal (oponent) ; Martínek, Tomáš (vedoucí práce)
Virtuální přepínač je program, který slouží k přípojení virtuálních strojů k síti, a proto je velmi důležitou součástí virtualizace serveru. Nicméně virtuální přepínač spotřebovává značné množství výkonu serveru, na kterém běží. Pro virtuální přepínač Open vSwitch (OvS) bylo naměřeno, že při síťovém provozu o rychlosti 10 Gb/s spotřebuje přibližně 4 jádra procesoru. Spotřeba výkonu pak roste s rychlostí přenosu a eventuálně se může dostat do bodu, kdy bude neúnosná. Tato bakalářská práce, se zabývá akcelerací OvS za pomoci rozšíření DPDK Poll Mode Driveru, který OvS bude používat. Je zaměřena na rozšíření DPDK PMD o podporu virtualizační technologie SR-IOV a rozhraní pro offload klasifikačních pravidel do hardware RTE flow. V rámci práce byla implementována podpora SR-IOV v PMD a následně otestována na OvS. Dále byla navržena a částečně implementována podpora RTE flow.
|
|
|
Hardwarová akcelerace filtrace obrazu
Zelinka, Martin ; Slaný, Karel (oponent) ; Vašíček, Zdeněk (vedoucí práce)
Tato bakalářská práce se zabývá hardwarovou akcelerací filtrace obrazu s využitím FIR filtrů. Definuje základní pojmy týkající se digitálního obrazu, popisuje princip filtrace a stručně vysvětluje techniky používané při detekci hran v obraze a při vyhlazování obrazu. Hlavním cílem práce je rozbor několika metod akcelerace FIR filtrů, které jsou vhodné pro realizaci v hardwaru, a následná implementace vybrané metody s možností změny konfigurace za běhu s ohledem na maximální propustnost. V závěru práce je uvedeno vyhodnocení metody z hlediska propustnosti a provedeno srovnání s optimální softwarovou implementací.
|
|
|
Potlačení vlivu atmosférické turbulence v reálném čase
Macků, Jiří ; Orság, Filip (oponent) ; Marvan, Aleš (vedoucí práce)
Tato práce se zabývá odstraněním nežádoucích deformací obrazu způsobených turbulencemi v zemské atmosféře. Úkolem je navrhnout a implementovat algoritmus potlačení vlivu atmosférických turbulencí ve videosekvencích pro použití v dálkovém kamerovém sledovacím systému. Tato práce se také zaměřuje na optimalizaci stávajících algoritmů pro běh v reálném čase. Algoritmus bude implementován v programovacím jazyce C++ s využitím knihovny pro počítačové vidění OpenCV.
|
|
|
Aplikačně specifický procesor pro stavové zpracování síťových dat
Kučera, Jan ; Matoušek, Jiří (oponent) ; Kekely, Lukáš (vedoucí práce)
Bakalářská práce se zabývá návrhem a implementací aplikačně specifického procesoru pro vysokorychlostní stavové měření síťových toků. Hlavním cílem je vytvoření komplexního systému pro akceleraci různých aplikací z oblasti monitorování a bezpečnosti počítačových sítí. Aplikačně specifický procesor tvoří hardwarovou část systému implementovanou v FPGA na akcelerační síťové kartě. Návrh procesoru je proveden s ohledem na nasazení na sítích o rychlostech 100 Gb/s a je založen na unikátní kombinaci rychlosti hardwarového zpracování a flexibility softwarového řízení vycházející z konceptu softwarově definovaného monitorování (SDM). Vytvořený systém prošel funkční verifikací a v rámci hardwarového testování byla ověřena jeho reálná propustnost a další výkonové parametry.
|
|
|
Ochrana před DoS útoky s využitím jazyka P4
Vojanec, Kamil ; Fukač, Tomáš (oponent) ; Kučera, Jan (vedoucí práce)
Bakalářská práce se zabývá přepracováním architektury existujícího zařízení pro ochranu před útoky typu DoS (Denial of Service, odepření služby) do prostředí vysokoúrovňového programovacího jazyka P4. Důvodem využití jazyka P4 je usnadnění adaptace funkční části zařízení na měnící se typy útoků. Nově vytvářené zařízení je navrženo jako modulární a umožňuje snadnou modifikaci změnou zapojených komponent. Cílovou platformou pro tuto práci jsou akcelerační karty s FPGA čipy. Výsledkem práce je návrh řady firmwarových modulů pro ochranu před DoS útoky a implementace cílové aplikace sestavené z těchto modulů. Dílčí výsledky práce byly prezentovány na mezinárodní konferenci IEEE ANCS (Symposium on Architectures for Networking and Communication Systems) v září 2019 na University of Cambridge.
|
|
|
Akcelerace šifrování přenosu síťových dat
Koranda, Karel ; Kajan, Michal (oponent) ; Polčák, Libor (vedoucí práce)
Tato práce se zabývá tvorbou hardwarové jednotky urychlující proces zabezpečení přenosu síťových dat z vestavěného zařízení, které je součástí systému pro zákonné odposlechy vyvíjeného v rámci projektu Sec6Net. Součástí práce je analýza dostupných bezpečnostních mechanismů pro zabezpečení přenosu dat počítačovou sítí, na jejímž základě je jako nejvhodnější pro cílový systém vybrán protokol SSH. Práce se dále zabývá rozborem možných variant akcelerační jednotky pro protokol SSH a podrobným návrhem a implementací varianty jednotky založené na algoritmu AES-GCM, který zajišťuje důvěrnost, integritu a autentizaci přenášených dat. Implementovaná akcelerační jednotka dosahuje propustnosti 2,4 Gb/s.
|
|
|
Zpracování obrazu v FPGA
Maršík, Lukáš ; Španěl, Michal (oponent) ; Zemčík, Pavel (vedoucí práce)
Tato bakalářská práce pojednává o hardwarové realizaci grafického algoritmu pro vykreslování objektů popsaných pomocí 3D point clouds - reprezentace prostorových objektů. Základ pro implementaci funkčních jednotek tvoří FPGA (Field-Programmable Gate Array) párované s DSP (Digital Signal Processor). Využitím více párů a s tím spojenou distribucí zátěže vzniká zajímavá možnost zrychlování výpočtů. Vstupními daty jsou takzvané 3D point clouds, neboli množiny bodů, které jsou pro účel vykreslení převedeny na orientované kružnice promítnuté do 2D - elipsy. Jako grafická reprezentace se jeví pro spoustu účelů mnohem použitelněji, než nejběžněji používané sítě trojúhelníků. Popsána je i samotná implementace odpovídající návrhu systému.
|
host ::
RSS.