|
|
Akcelerace virtuálního přepínače Open vSwitch v DPDK
Vodák, David ; Kučera, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Virtuální přepínač je software, který připojuje virtuální stroje k síti, což z něj dělá nedílnou součást virtualizace na serverech. Nicméně při vyšších síťových rychlostech se stává neefektivní, jelikož všechny rámce přepíná softwarově. Tato práce se zabývá hardwarovou akcelerací virtuálního přepínače Open vSwitch. Akcelerační prototyp, který je cílem této práce, je založen na rozhraní RTE flow, standardu SR-IOV a kartě PAC N3000 od společnosti Intel. V rámci této diplomové práce byly popsány technologie potřebné pro akceleraci, poté byl vytvořen návrh akceleračního prototypu, ten byl následně implementován a otestován. Nakonec byla měřena propustnost a bylo zjištěno, že pravidla nahraná do hardware v rámci akceleračního prototypu zvyšují propustnost.
|
|
|
Radarový signálový procesor v FPGA
Přívara, Jan ; Musil, Petr (oponent) ; Maršík, Lukáš (vedoucí práce)
Práce se zabývá návrhem a realizací radarového procesoru v FPGA. Teoretická část se věnuje Dopplerově radaru, principům zpracování radarového signálu a cílové platformě Xilinx Zynq. Následně je popsán návrh radarového procesoru včetně jednotlivých komponent a řešení je implementováno. Komponenty pro FPGA jsou popsány v jazyce VHDL. V poslední části je provedeno vyhodnocení implementace, jsou shrnuty poznatky z práce a je navrženo možné pokračování.
|
|
|
Architektura pro rekonstrukci knihy objednávek s nízkou latencí
Závodník, Tomáš ; Kořenek, Jan (oponent) ; Dvořák, Milan (vedoucí práce)
Informační technologie tvoří důležitou součást dnešního světa a algoritmické obchodování je mezi obchodníky již známým pojmem. Vysokofrekvenční obchodování, neboli High Frequency Trading (HFT), si žádá využití speciálních hardwarových akcelerátorů, které dokáží poskytnout odezvu na vstup s dostatečně nízkou latencí. Náplní této diplomové práce je návrh a implementace architektury pro rekonstrukci knihy objednávek, která je nezbytnou součástí HFT řešení určených pro finanční burzy. Cílem je využít technologii FPGA ke zpracování informací o stavu na burze s tak nízkým zpožděním, aby výsledné řešení bylo efektivně použitelné v praxi. Výsledná architektura kombinuje hardware a software ve spojení s rychlými vyhledávacími algoritmy tak, aby bylo dosaženo maximálního výkonu bez dopadů na funkci či úplnost vlastní knihy objednávek.
|
|
|
Úkázky hardwarové akcelerace na přípravku Pynq Z2
Vosyka, Pavel ; Kekely, Lukáš (oponent) ; Kořenek, Jan (vedoucí práce)
Práce se zabývá hardwarovou akcelerací na platformě Pynq Z2 osazenou technologií Xilinx Zynq. Na této platformě byly navrženy tři úlohy demonstrující hardwarovou akceleraci. Primárním cílem úloh bylo prezentovat hardwarovou akceleraci pro výukové účely, proto byla snaha je vytvořit co nejjednodušeji, aby byly dobře pochopitelné. Hardwarové akcelerátory jsou napsány v jazyku VHDL a jejich obsluha je zajištěna pomocí aplikace v Pythonu v rámci technologie Pynq. Všechny úlohy byly implementovány a ověřeny na dostupném hardwarovém přípravku.
|
|
| |
|
|
Konstrukce efektivních automatů pro rozpoznávání regulárních výrazů v HW
Frejlach, Jakub ; Havlena, Vojtěch (oponent) ; Češka, Milan (vedoucí práce)
Motivací této bakalářské práce je užití rozpoznávání regulárních výrazů v aplikačních doménách, kde je vyžadováno rychlé rozpoznávání jako například v hloubkové kontrole paketů. Během akcelerace jsou regulární výrazy ve formě nedeterministických konečných automatů syntetizovány na FPGA. Ačkoliv hardwarová akcelerace řeší rychlostní problémy, tak trpí zvýšenou spotřebou FPGA součástek, konkrétně LUT. Tato práce se zabývá návrhem, implementací a experimentálním vyhodnocením heuristické metody pro aproximaci konečných automatů pro rozpoznávání regulárních výrazů v hardware. Účelem této aproximace je snížení spotřeby LUT součástek při syntéze na FPGA. Princip redukční metody je založen na přidávání nových přechodů, čímž je zajištěna tvorba menšího počtu znakových tříd a je tak dosaženo zredukování spotřeby LUT při implementaci přechodů. Zavedená nepřesnost je minimalizována modifikací pouze méně významných částí automatu. Navržená metoda i s testovacím prostředím je implementována v nástroji TOFA. Technika byla vyhodnocena na syntetických i reálných datech. Výsledky experimentů ukázaly, že přechodová aproximace zvláště dobře funguje na automatech, kde se vyskytuje velký počet znakových tříd.
|
|
|
Hardwarová akcelerace hry SUDOKU
Jurinek, Róbert ; Puš, Viktor (oponent) ; Kaštil, Jan (vedoucí práce)
Tato práce pojednáva o implementaci hardwarové jednotky řešící SUDOKU. V práci jsem zadefinoval pojmy týkající se hlavolamu SUDOKU a popsal některé jeho vlastnosti, zejména z hlediska řešení na počítačovém systému. Práce dále popisuje některé techniky používané při řešení SUDOKU a možnosti jejich hardwarové implementace. V hlavní části je popsána konkrétní realizace jednotky řešící SUDOKU a také je zhodnocena výkonnost navržené jednotky. Jednotku jsem ověřil i na reálném hardwaru. V závěru práce jsem zhodnotil možnosti dalšího rozšíření navržené jednotky.
|
|
|
Filtrace paketů ve 100 Gb sítích
Kučera, Jan ; Matoušek, Jiří (oponent) ; Kořenek, Jan (vedoucí práce)
Diplomová práce se zabývá návrhem a implementací algoritmu pro filtraci paketů pro vysokorychlostní počítačové sítě. Hlavním cílem bylo vytvoření hardwarové architektury pro filtraci, která dosáhne vysoké kapacity ve smyslu počtu filtračních pravidel a umožní nasazení v sítích o rychlostech až 100 Gb/s. Návrh systému byl proveden s ohledem na možnost paralelního zpracování při implementaci v technologii FPGA a s cílem nalezení vhodného kompromisu mezi časovou a paměťovou složitostí algoritmu. Dosažené vlastnosti navržené architektury a vytvořené implementace byly následně ověřeny na dostupných množinách filtračních pravidel. Díky vysoce optimalizované architektuře a řetězenému zpracování bylo možné při implementaci dosáhnout vysoké pracovní frekvence (přes 220 MHz) a současně významně zredukovat paměťové nároky (v průměru o 72% oproti porovnávaným algoritmům). Efektivní využití interní paměti dostupné přímo na čipu umožňuje s použitím FPGA uložení až pěti tisíc filtračních pravidel při zabrání pouze 8% dostupné kapacity paměti. To vše při současném dosažení plné propustnosti linky 100 Gb/s.
|
|
|
Framework pro hardwarovou akceleraci 400Gb sítí
Hummel, Václav ; Matoušek, Jiří (oponent) ; Kořenek, Jan (vedoucí práce)
Platforma NetCOPE již prokázala svou životaschopnost jako framework pro rychlý vývoj hardwarově akcelerovaných síťových aplikací. Tyto aplikace využívají virtualizované síťové funkce (NFV). Aby platforma v nejbližších letech nezastarala, tak se musí přizpůsobit požadavkům souvisejících s příchodem 400 Gigabitového ethernetu. Příchod 400 Gigabitového ethernetu sebou přináší velké množství výzev, které vyžadují nutnost kompletně změnit dosavadní myšlení. Během jediného hodinového cyklu musí být zpracováno několik síťových paketů, což vyžaduje nový koncept zpracování. Je použita pokročilá správa paměti, aby byla dosažena konstantní paměťová složitost vzhledem k počtu DMA kanálů. Díky tomu je možné realizovat se současnou technologií i více než 256 kompletně nezávislých DMA kanálů. Mnoho úsilí bylo kladeno na vytvoření co nejobecnějšího frameworku i pro vyšší rychlosti přesahující 400 Gb/s. Práce se zaměřuje na komunikaci mezi frameworkem a hostitelským počítačem skrze PCI Express rozhraní. Byla vzata do úvahy i varianta s více síťovými rozhraními. Navržený systém je připraven na nasazení na kartách rodiny COMBO, které jsou použity jako referenční platforma.
|
|
|
Hardware Accelerated Digital Image Stabilization in a Video Stream
Pacura, Dávid ; Orság, Filip (oponent) ; Drahanský, Martin (vedoucí práce)
The aim of this thesis is to propose a new method for digital image stabilization in video stream by exploiting computing power of GPGPU. This unit enables a real time stabilization of high resolution digital video sequences, which is important for further post-processing in computer vision and/or military applications. In order to compare available architectures for GPGPU programming, the proposed algorithm is implemented in three major frameworks. Results are then compared and discussed.
|
host ::
RSS.