|
|
Implementace mikroprocesoru RISC-V s rozšířením pro bitové manipulace
Chovančíková, Lucie ; Bohrn, Marek (oponent) ; Pristach, Marián (vedoucí práce)
Diplomová práce se zabývá návrhem procesoru RISC-V rozšířeného o instrukce pro bitové manipulace. V této práci se věnuje pozornost popisu instrukční sady RISC-V a jazyka CodAL, který slouží k popisu instrukčních sad a procesorových architektur. Hlavním cílem práce je implementace modelu s 32-bitovým adresním prostorem, základní instrukční sadou RISC-V a rozšířením pro bitové manipulace na instrukční a RTL úrovni. Výsledné parametry navrženého procesoru jsou změřeny pomocí nástroje Genus Synthesis Solution. Do měření je také zahrnuta využitelnost bitových manipulací na základě pokrytí dekodéru.
|
|
|
Formal verification of RISC-V processor with Questa PropCheck
Javor, Adrián ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
The topic of this master thesis is Formal verification of RISC-V processor with Questa PropCheck using SystemVerilog assertions. The theoretical part writes about the RISC-V architecture, furthermore, selected components of Codix Berkelium 5 processor used for formal verification are described, communication protocol AHB-lite, formal verification and its methods and tools are also studied. Experimental part consists of verification planning of selected components, subsequent formal verification, analysing of results and evaluating a benefits of formal technics.
|
|
|
Návrh specializovaných instrukcí
Koscielniak, Jan ; Zachariášová, Marcela (oponent) ; Hruška, Tomáš (vedoucí práce)
Tato práce se věnuje návrhu a implementaci specializovaných instrukcí pro architekturu instrukční sady RISC-V. Tato instrukční rozšíření slouží k akceleraci sady vybraných kryptografických algoritmů. Nové instrukce jsou implementovány v prostředí Codasip Studia na modelu 32bitového procesoru s instrukční sadou RV32IM. Byly zvoleny implementace kryptografických algoritmů s otevřeným zdrojovým kódem, který byl upraven, aby používal nové instrukce. Jednotlivé instrukce byly aplikovány na příslušné algoritmy, otestovány a profilovány. Výsledkem práce je rozšíření instrukční sady, které umožňuje až sedminásobné zrychlení v závislosti na vybraném algoritmu.
|
|
|
Prostředí pro spouštění testů kompatibility RISC-V
Skála, Milan ; Čekan, Ondřej (oponent) ; Zachariášová, Marcela (vedoucí práce)
Tato práce se zabývá vytvořením návrhu a implementací frameworku pro spouštění testů kompatibility různých typů implementací architektury RISC-V. Popisuje historický vývoj této architektury, instrukční sadu a režimy procesoru, které tato architektura podporuje. Dále jsou rozebrány současné metodiky a frameworky pro testování implementované v jazyce Python. Důraz je kladen na rozbor testů kompatibility. V praktické části je proveden návrh a implementace frameworku pro spouštění testů kompatibility, jehož vstupem mohou být různé typy implementací RISC-V. Sekundárním cílem práce je vytvořit grafické uživatelské rozhraní umožňující rychlou a snadnou konfiguraci testů. Na závěr jsou zhodnoceny výsledky a diskutovány možnosti dalšího rozšíření.
|
|
|
Specifikace scénářů portovatelných stimulů pro moduly procesoru RISC-V
Bardonek, Petr ; Bidlo, Michal (oponent) ; Zachariášová, Marcela (vedoucí práce)
Práce se zabývá návrhem a implementací verifikačních scénářů portovatelných stimulů pro vybrané moduly procesoru Berkelium implementujícím architekturu RISC-V od společnosti Codasip. Cílem této práce je s využitím nového standardu pro Portable Stimulus připravovaného organizací Accellera navrhnout a implementovat scénáře portovatelných stimulů za použití nástroje Questa InFact od společnosti Mentor. Takto navržené scénáře portovatelných stimulů se připojí k již existujícím verifikačním prostředím vytvořených podle metodiky UVM a následně se pomocí nich provede verifikace modulů procesoru Berkelium implementujícím architekturu RISC-V. Poslední částí práce je vyhodnocení úrovně portovatelnosti implementovaných scénářů do jednotlivých úrovní procesoru Berkelium implementujícím architekturu RISC-V (IP bloky, subsystémy, systémy jako celek), kdy je snahou využít navržené scénáře napříč všemi verifikovanými úrovněmi.
|
|
|
Generování objektových souborů pro RISC-V
Benna, Filip ; Zachariášová, Marcela (oponent) ; Hruška, Tomáš (vedoucí práce)
Tato diplomová práce se zabývá překladem zdrojových souborů programů pro procesorovou architekturu RISC-V. Smyslem rozšíření překladových nástrojů, které je v této práci popsáno, je kompatibilita vzniklých objektových souborů s open source nástroji sady GNU binutils dostupnými pro tuto architekturu. Problematika spočívá především v korektním rozpoznání a následném správném uložení různých typů relokací specifických pro architekturu RISC-V v rámci nástrojů Codasip Studio.
|
|
|
Vytvoření modelu procesoru RISC-V
Nosterský, Milan ; Zachariášová, Marcela (oponent) ; Hruška, Tomáš (vedoucí práce)
Bakalářská práce se zabývá implementací modelu procesoru RISC-V v jazyce pro popis architektur CodAL. Teoretická část práce se zaměřuje na popis jazyka CodAL a klasifikaci procesorů. Praktická část práce se věnuje samotné implementaci procesoru RISC-V na úrovni instrukčního modelu a jeho testování. Dále se práce zabývá implementací MMU, časovačem a analýzou proxy kernelu.
|
|
|
Model procesoru RISC-V
Barták, Jiří ; Dolíhal, Luděk (oponent) ; Zachariášová, Marcela (vedoucí práce)
V rámci snahy o minimalizaci spotřeby a plochy na čipu dochází k vývoji procesorů s aplikačně specifickou instrukční sadou. Dochází tak k vytváření nových instrukčních sad, které však často bývají tajné. Proti tomuto trendu stojí instrukční sada RISC-V, vyvinutá Kalifornskou univerzitou v Berkeley, která je plně otevřena. V této diplomové práci se pozornost věnuje analýze instrukční sady RISC-V a jazyků Chisel a CodAL, které slouží k popisu instrukčních sad a počítačových architektur. Jádrem práce je implementace modelu základní instrukční sady RISC-V a rozšíření pro dělení, násobení a 64-bitový adresový prostor a dále implementace modelu časování založeného na mikroarchitektuře Rocket Core. To vše v jazyce CodAL. Modely jsou dále využity ke generování překladače jazyka C a RTL reprezentace procesoru ve vývojovém prostředí Codasip Studio. Získaný překladač je porovnán s překladačem dostupným od tvůrců instrukční sady a výsledky použity k optimalizaci instrukční sady. RTL je syntetyzováno na FPGA Artix 7 a srovnáno s výsledky syntézy Rocket Core.
|
host ::
RSS.