Original title: Návrh a implementace prostředků pro zvýšení výkonu procesoru
Translated title: Design and Implementation of Mechanisms for Enhancing Performance of CPU
Authors: Zlatohlávková, Lucie ; Sekanina, Lukáš (referee) ; Strnadel, Josef (advisor)
Document type: Master’s theses
Year: 2007
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]
Tato diplomová práce je zaměřená na problematiku architektur procesorů. Základem projektu je návrh jednoduchého procesoru, který je obohacen o moderní prvky a principy používané v architekturách procesorů, jako jsou pipelining, cache a predikce skoků. Navržený procesor je implementován pomocí jazyka VHDL a simulován v prostředí programu ModelSim. This masters thesis is focused on the issue of processor architecture. The ground of this project is a design of a simple processor, which is enriched by modern components in processor architecture such as pipelining, cache memory and branch prediction. The processor has been made in VHDL programming language and was simulated in ModelSim simulation tool.
Keywords: Architecture; Branch prediction; Cache memory.; Computer; Instruction; Pipelining; Processor; Architektura; Instrukce; Paměť cache.; Pipelining; Počítač; Predikce skoků; Procesor

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/187521

Permalink: http://www.nusl.cz/ntk/nusl-576555


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses