Název: Simulátor procesoru s operací násobení
Překlad názvu: Multiple Operation Simulation
Autoři: Závada, Vladislav ; Šátek, Václav (oponent) ; Kunovský, Jiří (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2016
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
Tato práce se zabývá numerickou integrací. Nejprve je popsáno numerické řešení diferenciálních rovnic použitím metody Taylorovy řady. Poté jsou popsány jednotlivé varianty integrátorů. V praktické části je popsán návrh dvouvstupého integrátoru násobení a dále jeho realizace v prostředí FPGA. Pro tento integrátor je také vytvořen simulátor znázorňující jeho funkci. This work deals with the numeric integration. The reader is acquainted with the numerical solution of differential equations using Taylor series method. Then describes the different variants integrators. The practical part describes the design double-input integrator with multiplication and its implementation in an FPGA. For this integrator is also provided a simulator demonstrate its function.
Klíčová slova: diferenciální rovnice; FPGA; integrátor; numerická integrace; násobení; simulace; Taylorova řada; VHDL; řadič; controller; diferential equation; FPGA; integrator; multiplication; numeric integration; simulation; Taylor series; VHDL

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/62201

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-255708


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce