Název: Simulátor logických obvodů
Překlad názvu: Logic Circuit Simulator
Autoři: Kunovský, Tomáš ; Bidlo, Michal (oponent) ; Vašíček, Zdeněk (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2013
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]

Klíčová slova: asynchronní obvody; HTML5; inerciální zpoždění; interpretovaná simulace; kompilovaná simulace; prioritní fronta; rozdělení obvodu do úrovní; sekvenční obvody; simulace řízená událostmi; synchronní obvody; tabulka hradel; tabulka signálů; transportní zpoždění; uspořádání po úrovních; uživatelské rozhraní; časová mapa; asynchronous circuits; compiled simulation; event driven simulation; gate table; HTML5; inertial delay; interpreted simulation; levelization; levelized simulation; priority queue; sequential circuits; signal table; synchronous circuits; timing wheel; transport delay; user interface

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/54916

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-237866


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce
 Záznam vytvořen dne 2016-06-03, naposledy upraven 2023-07-23.


Není přiložen dokument
  • Exportovat ve formátu DC, NUŠL, RIS
  • Sdílet