Original title: Simulátor logických obvodů
Translated title: Logic Circuit Simulator
Authors: Kunovský, Tomáš ; Bidlo, Michal (referee) ; Vašíček, Zdeněk (advisor)
Document type: Bachelor's theses
Year: 2013
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]

Keywords: asynchronous circuits; compiled simulation; event driven simulation; gate table; HTML5; inertial delay; interpreted simulation; levelization; levelized simulation; priority queue; sequential circuits; signal table; synchronous circuits; timing wheel; transport delay; user interface; asynchronní obvody; HTML5; inerciální zpoždění; interpretovaná simulace; kompilovaná simulace; prioritní fronta; rozdělení obvodu do úrovní; sekvenční obvody; simulace řízená událostmi; synchronní obvody; tabulka hradel; tabulka signálů; transportní zpoždění; uspořádání po úrovních; uživatelské rozhraní; časová mapa

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/54916

Permalink: http://www.nusl.cz/ntk/nusl-237866


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses
 Record created 2016-06-03, last modified 2023-07-23


No fulltext
  • Export as DC, NUŠL, RIS
  • Share