|
|
High-speed packet accumulation in FPGA
Beneš, David ; Pristach, Marián (oponent) ; Dvořák, Vojtěch (vedoucí práce)
This paper presents the concept of a digital circuit that has the potential to reduce the transmission overhead on the communication link between a high-speed network card with FPGA and a host PC for small packets. This circuit is specifically designed for the NDK platform developed by CESNET z.s.p.o., which is specified in the first chapter. The motivation for writing this thesis is presented in the second chapter, which is dedicated to the communication path between the host PC and the FPGA. The design of the resulting digital circuit and its testing is described in the final part of this thesis.
|
|
|
Verification environment for BLDC motor controller
Kalocsányi, Vít ; Kajan, Michal (oponent) ; Dvořák, Vojtěch (vedoucí práce)
This thesis addresses the need for thorough verification in the design of BLDC motor controllers. This paper explains functional verification of digital circuits and Universal Verification Methodology (UVM), and it focus on the design of verification environment using this methodology. In this work a typical structure of BLDC motor controller is explained and the verification method for this controller is suggested. Furthermore, implementation of the verification environment is described, and benefits of introducing the UVM into the verification workflow are discussed.
|
|
|
Generování obrazu metodou sledování paprsku
Áč, Ondřej ; Dvořák, Vojtěch (oponent) ; Pavlík, Michal (vedoucí práce)
Tato práce se zabývá problematikou počítačem generovaných obrázků prostřednictvím metody sledování cest. Cílem práce je tvorba interaktivního počítačového programu, jenž umožňuje upravovat a vykreslovat fotorealistické snímky různých scén v reálném čase. V teoretické části práce je představen koncept zobrazovací rovnice, včetně jejích známých metod řešení. Podrobněji je popsán algoritmus sledování cest, založený na integraci metodou Monte Carlo, spolu s výhodami, které přináší oproti ostatním řešením. Jsou dále prezentovány základní hardwarové i softwarové optimalizace. Praktická část práce je poté zaměřena na rozbor zdrojového kódu v jazyku C++ a zkompilovaného strojového kódu při využití ručních optimalizací SIMD. Nedílnou součástí práce je také demonstrace hlavních funkcí programu, včetně měření výkonnostních přínosů při použití ručních optimalizací.
|
|
|
Implementace výpočtu FFT v obvodech FPGA a ASIC
Dvořák, Vojtěch ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Cílem diplomové práce je navrhnout implementaci algoritmu rychlé Fourierovi transformace, kterou lze použít v obvodech FPGA nebo ASIC. Implementace bude modelována v prostředí Matlab a následně bude použit tento návrh jako referenční model pro popis implementace algoritmu rychlé Fourierovy transformace v jazyce VHDL. Pro ověření správnosti návrhu bude vytvořeno verifikační prostředí a provedena verifikace. V poslední části práce bude navržen program, který bude generovat zdrojové kódy pro různé parametry modulu provádějícího rychlou Fourierovu transformaci.
|
|
|
Behaviorální syntéza digitálních obvodů
Jendrušák, Ján ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Táto práca sa zaoberá praktickým otestovaním behaviorálnej syntézy ako spôsobu návrhu digitálnych obvodov a jej momentálnym progresom pri tvorbe RTL popisov. V úvode práce sú popísané hlavné úlohy behaviorálnej syntézy spolu s knižnicou tried jazyka C++ nazvanou SystemC, ktorá implementuje hardvérové konštrukcie, dátové typy s definovateľnou dátovou šírkou a vie pracovať s časom. Ďalej sa práca zameriava na diskrétnu Fourierovu transformáciu a jej modifikáciu pre efektívnejší výpočet – rýchlu Fourierovu transformáciu. V praktickej časti práce je navrhnutý referenčný model algoritmu FFT, ktorý je ďalej vhodne upravený a prevedený nástrojom pre behaviorálnu syntézu Stratus High-Level Synthesis do viacerých hardvérových architektúr.
|
|
|
Prostředí pro návrh digitálních obvodů s využitím vlastního jazyka typu HLS
Pastušek, Václav ; Dvořák, Vojtěch (oponent) ; Fujcik, Lukáš (vedoucí práce)
V dnešní době existuje spoustu různých vysokoúrovňových syntéz pro popis digitálních obvodů. Ty nejznámější pak generují VHDL kód z programovacích jazyků jako jsou např.: ANSI C, C++, SystemC, SystemVerilog a MATLAB. Ale ne každý se ztotožní s programováním toho typu, proto je občas dobré přejít na vyšší úroveň abstrakce, kdy se schová vnitřní část komponentů, a pak se dané komponenty volají se vstupy a výstupy. Tato práce se zabývá problematikou návrhu HLS, návrhem vstupního pseudokódu, pseudoknihoven, překladače vytvořeném v jazyce Python, jeho moduly a praktickým použitím.
|
|
|
Měření parametrů komunikace přes sběrnici PCI Express
Dujiček, Ondřej ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Tato práce se zabývá parametry ovlivňujícími propustnost PCI Express sběrnice a jejím výsledkem je návrh a implementace jednotky pro měření parametrů komunikace přes PCI Express sběrnici. Jednotka je implementovaná v jazyce VHDL a zaměřuje se na generování provozu až o rychlosti 100 Gb/s a jeho měření. Implementovaná jednotka je schopná pracovat při frekvenci 200 MHz v čipu FPGA Virtex 7 umístěném na akcelerační kartě COMBO-100G. Implementovaná jednotka je řízena ze software přes rozhraní MI32 a je schopna měřit množství přenesených paketů, množství přenesených dat přijatých a odeslaných. Tyto informace dále exportovat do software pomocí rozhraní MI32
|
|
| |
|
|
Testovací rozhraní integrovaných obvodů s malým počtem vývodů
Tománek, Jakub ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Práce prozkoumává možnosti snížení počtu potřebných vývodů pro testovací rozhraní zákaznických integrovaných obvodů (ASIC). V první části práce jsou popsána existující řešení a shrnuty principy, které je možné za tímto účelem využít. V druhé části práce konkrétní řešení čtyřvodičové, třívodičové, dvouvodičové, jednovodičové a nulavodičové rozhraní. Na závěr jsou shrnuty výhody a nevýhody jednotlivých přístupů pro řešení problematiky a navržených řešení.
|
|
|
IP core pro řízení BLDC motorů
Hráček, Marek ; Bohrn, Marek (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tato diplomová práce pojednává o vektorovém řízení synchronních BLDC a PMSM motorů pomocí FPGA. V první části je popsána základní teorie těchto motorů a jejich řízení. Následně je popsáno vektorové řízení a jeho náležitosti jako a Parkova transformace. Zbytek práce se zabývá samotným návrhem univerzálního regulátoru s nastavitelnou přesností v jazyce VHDL. Data jsou oddělena od výpočetní části, které je prováděno specializovanou aritmeticko-logickou jednotkou. V poslední části je návrh ověřen v simulátoru pomocí modelu PMSM motoru.
|
host ::
RSS.