|
|
Návrh aritmetické jednotky v pevné řádové čárce pro obvody FPGA
Kalocsányi, Vít ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tato práce se zabývá návrhem aritmetické jednotky pro práci s čísly v pevné řádové čárce pro obvody FPGA a jejím modelem v Matlabu. V práci je představena reprezentace čísel v digitálních obvodech a základní i vybrané doplňující aritmetické operace s čísly v pevné řádové čárce. Dále je navrhnut model aritmetické jednotky v Matlabu, je popsána realizace této jednotky v jazyce VHDL a provedena její implementace do obvodu FPGA. Na závěr je ukázán konkrétní příklad využití navrhnutého modelu aritmetické jednotky pro simulaci složitých systémů v prostředí Simulink.
|
|
|
Acceleration unit for HTTP headers identification in FPGA
Bryndza, Ivan ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
The bachelor thesis deals with hardware accelerated identification of HTTP protocol headers, since HTTP is the most used protocol on the Internet. The goal is to design and implement a hardware architecture which will be used for detection of HTTP header in packet, and to achieve the throughput needed for monitoring of 100 Gbps networks. Nondeterministic finite automata and massive parallelism has been used for pattern match detection.
|
|
|
Implementace koncového bodu v síti SpaceWire do FPGA
Hráček, Marek ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Předkládaná práce se zabývá návrhem koncového rozhraní standardu SpaceWire, používaného vesmírnými plavidly pro komunikaci mezi palubními zařízeními a systémy. V teoretické části je popsán standard samotný, způsob provozu a jednotlivé logické vrstvy zastřešující různé funkce. V další části je rozebrán návrh koncového bodu, jeho jednotlivé bloky, představena jsou řešení jednotlivých funkcí. Nakonec je předloženo využití zdrojů po syntéze a dosažitelná rychlost v konkrétním FPGA.
|
|
| |
|
|
Automatizovaný skleník pro mladé rostliny orchidejí
Chovančíková, Lucie ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Cílem této práce je sestrojení automatizovaného skleníku, který bude zajišťovat ideální podmínky pro orchideje ve skleníku – tj. vlhkost, teplotu, zalévání, cirkulaci vzduchu apod. První část práce se zaobírá rozborem dosavadních řešení ať už komerčních či odborných. Druhá část práce se zaobírá obecným popisem skleníku. Najdeme zde technické parametry, účel a funkci jednotlivých komponent. Třetí část se zaobírá návrhem a konstrukcí hardwaru. Ve čtvrté části nalezneme popis VHDL popisu. V posledních dvou částech se dočteme, jak byl celý skleník zkonstruován a jak ho lze ovládat.
|
|
|
Implementace rychlých sériových sběrnic v obvodech FPGA
Drbal, Jakub ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Tato diplomová práce se zabývá implementací rychlé sériové sběrnice a SATA kontroléru do obvodu FPGA. Je rozdělena do dvou částí. V první části je navržen sériový vysílač pro komunikaci mezi obvody FPGA a v druhé je navržen kontrolér pro přímé připojení SATA pevného disku k obvodu FPGA. Sériový vysílač pro komunikaci mezi obvody FPGA je navržen podle SATA specifikace. Linková a fyzická vrstva je popsána v jazyce VHDL a implementována do programovatelné logiky.
|
|
|
Prostředí pro verifikaci digitálních filtrů
Tesařík, Jan ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Diplomová práce se zabývá návrhem verifikačního prostředí pro analýzu systémů s digitálními filtry. Verifikační prostředí je napsáno v jazyce SystemVerilog a je generováno programem, který také obstarává generování vstupních dat pro systém filtrů. Pro získání referenčních dat je využito programového prostředí Matlab. Simulace navrženého zapojení s digitálními filtry probíhá v programu ModelSim. Hlavním sledovaným parametrem je funkční pokrytí, které udává jak velká část HDL popisu byla otestována.
|
|
|
Formal verification of RISC-V processor with Questa PropCheck
Javor, Adrián ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
The topic of this master thesis is Formal verification of RISC-V processor with Questa PropCheck using SystemVerilog assertions. The theoretical part writes about the RISC-V architecture, furthermore, selected components of Codix Berkelium 5 processor used for formal verification are described, communication protocol AHB-lite, formal verification and its methods and tools are also studied. Experimental part consists of verification planning of selected components, subsequent formal verification, analysing of results and evaluating a benefits of formal technics.
|
|
|
Kodér a dekodér samoopravného kódu pro programovatelné paměti typu ROM
Bareš, Jan ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Práce se zabývá teorií kódování, analyzuje současné skupiny samoopravných kódů a popisuje vlastnosti a parametry vybraných zástupců těchto skupin. Na základě daných kritérií vybírá porovnáním těchto parametrů a vlastností rozšířený Hammingův kód jako vhodný kód pro zabezpečení paměti typu read-only-memory (ROM). Práce popisuje návrh syntetizovatelných modulů kodéru a dekodéru v jazyku VHDL. Dále vysvětluje princip činnosti vytvořené aplikace, která je schopna generovat tyto syntetizovatelné moduly. Pro ověření generovaných modulů vytváří verifikační prostředí, jehož součástí je i model paměti typu ROM, umožňující zápis libovolné chybové hodnoty do paměti. Na závěr provádí automatickou verifikaci generovaných modulů kodéru a dekodéru pro různé šířky vstupního informačního vektoru.
|
|
|
Proprietární komunikační protokol pro přenos dat mezi FPGA a PC
Beneš, David ; Pavlík, Michal (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tato práce se zabývá návrhem a implementací komunikačního protokolu, který umožňuje přenášet data mezi PC a FPGA. Protokol podporuje funkce jako jsou zápis, čtení a zápis se čtením do paměti. Další funkcí je autonomní přenos dat získaných z telemetrie. V teoretické části této práce je popsán komunikační kanál, který je využit pro přenos paketů. V praktické části jsou nadefinovány jednotlivé pakety a protokol je zpracován v podobě knihovny na straně PC a v podobě modulu na straně FPGA.
|
host ::
RSS.