|
|
Verifikace digitálního obvodu Microcore GNSS Baseband
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této diplomové práce je verifikace Akviziční jednotky a Sledovací jednotky digitálního obvodu Microcore GNSS Baseband společnosti Honeywell. Teoretická část práce obsahuje stručný úvod o určování polohy pomocí satelitního signálu, princip činnosti verifikovaných jednotek a představení metodiky UVM. Praktická část práce obsahuje požadavky na testované jednotky, testové scénáře a procedury. Také je popsáno verifikační prostředí. Poslední částí je průběh verifikace a její výsledky.
|
|
| |
|
|
Měřicí karta pro systém k testování integrovaných obvodů
Koleček, Jan ; Pristach, Marián (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Cílem této bakalářské práce je navrhnout a realizovat měřicí a stimulační kartu. Hlavním úkolem navrhované karty bude generování stimulačních signálů pro testovaný integrovaný obvod, zpracovávání signálů generovaných testovaným integrovaným obvodem, jejich převádění do digitální podoby a odesílání nadřazenému systému. V práci bude představen výběr vhodných obvodů k její realizaci, návrh obvodového zapojení měřicí a stimulační karty, návrh DPS karty a VHDL popis pro řídicí FPGA.
|
|
|
Implementace mikroprocesoru AVR do obvodu FPGA
Hájek, Radek ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Bakalářská práce se zabývá implementací jádra procesoru Atmel AVR do programovatelného hradlového pole FPGA v jazyce VHDL. Shrnuje základní architekturu procesoru a způsoby adresování v něm. V rámci práce bylo navrženo vlastní jádro procesoru včetně několika periferií tak, aby co nejvíce odpovídalo architektuře a instrukční sadě procesoru ATtiny26. Vytvořený VHDL popis byl verifikován a funkčně testován.
|
|
|
Semi-automated Design of High-performance Digital Circuits with Xilinx FPGAs
Houška, David ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
This master's thesis deals with sequential digital circuit design optimization concerning delay optimization. Two techniques commonly used for the optimization are described in the thesis – a brief description of the retiming technique and a more in-depth description of the pipelining technique. A form of abstraction of sequential digital circuits using Directed Acyclic Graphs (DAGs) was developed in the practical part of the thesis. This abstraction represents the circuit in a more manageable way for transformations. At the same time, a tool for semi-automatic digital circuit optimization using pipelining is introduced. This tool is compatible with Xilinx ISE Design Suite.
|
|
|
Verifikace koncového bodu v síti SpaceWire
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této bakalářské práce je verifikace SpaceWire IP coru vytvořeného na Ústavu mikroelektroniky Fakulty elektrotechniky a komunikačních technologií, VUT v Brně. Práce má 3 hlavní části. V první části práce je stručný popis standardu SpaceWire. Druhá část práce se zabývá teoretickým popisem verifikace. Poslední část práce se věnuje praktické části verifikace koncového bodu sítě SpaceWire.
|
|
|
Data protection in SRAM type memory with error correction code
Záhora, Jakub ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
The thesis contains basic concepts necessary for understanding the theory of coding. It then explains the parameters that will be monitored for the described codes. Based on the criteria, it selects the BCH code and the Extended Hamming Code, as appropriate, and further compares their properties to select a more efficient code from this pair. As a result of the comparison, it selects the Extended Hamming Code as more suitable for the subsequent design of the program. The code design procedures, tests that verify the functionality of the code, and the resources used for the Spartan-3 circuit to implement the code for the Spartan-3 circuit are then shown.
|
|
|
Implementace jádra 8-bitového mikrokontroléru do FPGA a ASIC
Walletzký, Ondřej ; Dvořák, Vojtěch (oponent) ; Bohrn, Marek (vedoucí práce)
Tato práce se zabývá návrhem jádra 8-bitového mikroprocesoru kompatibilního s jedním z 8-bitových mikrokontrolérů PIC společnosti Microchip. Teoretická část práce zkoumá jednotlivé architektury 8-bitových mikrokontrolérů PIC a popisuje architekturu vybraného mikrokontroléru a funkci jeho dílčích bloků. V praktické části je proveden návrh a realizace jádra kompatibilního z hlediska provádění instrukcí, toku dat uvnitř mikrokontroléru a funkce jeho dílčích bloků, to vše pro dosažení co možná nejlepší přenositelnosti programu psaného pro vzorový mikrokontrolér. Poslední část práce popisuje metodu implementace realizovaného jádra do obvodu FPGA a zmiňuje případné rozdíly návrhu pro implementaci do obvodu ASIC. Také řeší otázku programování jádra, jeho testování a verifikaci.
|
|
|
Modelling and simulation of analog circuits in FPGA
Kotulič, Dominik ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Bachelor thesis is focused on seeking a suitable calculation algorithm of an exponential function which could be suitably implemented in ASIC and FPGA circuits. The first part of the thesis is aimed at brief clarifying of the issue of transients in accumulation circuits and their modelling in the program PSpice. The second part deals with seeking ways of model proposals of the exponential function appropriate for the implementation in ASIC and FPGA circuits. Subsequently, in the final part of the thesis we designed and tested two calculation algorithms of the model of the exponential function that are implemented for floating point numbers.
|
|
|
Zpracování síťového provozu na velmi vysokých rychlostech
Cabal, Jakub ; Dvořák, Vojtěch (oponent) ; Fujcik, Lukáš (vedoucí práce)
Různá síťová zařízení vyžadují zpracování síťového provozu. Pro zpracování síťového provozu je většinou nutné extrahovat hlavičky jednotlivých protokolů obsažených v přijatých ethernetových rámcích. Zpracované hlavičky pak lze upravit a znovu poskládat do ethernetových rámců a odeslat zpět do sítě. Tato práce se zabývá návrhem a implementací obvodu pro analýzu a extrakci hlaviček protokolů a obvodu pro skládání ethernetových rámců z hlaviček protokolů. Obvody budou navrženy pro přenosovou rychlost až 400 Gb/s a budou implementovány prostřednictvím technologie FPGA.
|
host ::
RSS.