|
|
Návrh ovladačů pro vestavěné systémy v OS Linux
Kopáček, Jaroslav ; Strnadel, Josef (oponent) ; Dobai, Roland (vedoucí práce)
Problematika návrhu a tvorby ovladačů je obšírná a proto se v této práci zaměříme na návrh ovladačů pro zařízení s programovatelným hradlovým polem. Oproti procesorům typu aplikačně-specifického integrovaného obvodu, kde je funkcionalita pevně daná, je pro každou novou konfiguraci programovatelného hradlového pole nutné pro správnou funkčnost vytvořit nový ovladač. Tato práce se zabývá analýzou požadavků a možných variant řešení návrhu a implementace ovladačů pro vestavěné systémy založené na operačním systému Linux a možnosti automatizace vývoje. Součástí práce je též navrhnutí a implementace generátoru, jež bude schopný generovat ovladače pro takové systémy. Tvorba ovladače je modulární, aby bylo možné generovat ovladač, jež obsahuje požadovanou funkcionalitu. Navrhnutý generátor byl otestován na úloze řízení svitu různých světlo emitujících diod, které jsou využity na diagnostické účely vestavěného systému.
|
|
|
Úkázky hardwarové akcelerace na přípravku Pynq Z2
Vosyka, Pavel ; Kekely, Lukáš (oponent) ; Kořenek, Jan (vedoucí práce)
Práce se zabývá hardwarovou akcelerací na platformě Pynq Z2 osazenou technologií Xilinx Zynq. Na této platformě byly navrženy tři úlohy demonstrující hardwarovou akceleraci. Primárním cílem úloh bylo prezentovat hardwarovou akceleraci pro výukové účely, proto byla snaha je vytvořit co nejjednodušeji, aby byly dobře pochopitelné. Hardwarové akcelerátory jsou napsány v jazyku VHDL a jejich obsluha je zajištěna pomocí aplikace v Pythonu v rámci technologie Pynq. Všechny úlohy byly implementovány a ověřeny na dostupném hardwarovém přípravku.
|
|
|
Priority packet queues in FPGA
Németh, František ; Sládok, Ondřej (oponent) ; Smékal, David (vedoucí práce)
Master thesis is dealing with issues and problems of packet queue management in high speed packet networks. Design implementation is made in VHDL hardware description language. In theoretical part of thesis are explained different types of mechanism used for providing quality of service in communication networks. Furthermore the brief description o VHDL, FPGA and framework Netcope Development Kit is a piece of theoretical part as well. The outcome of practical part contains a design, limiting packet queues based on Tocken Bucket mechanism. Design verification was made by simulations, synthesis and real implementation on smart NIC NFB-200G2QL. All kind of verificaion results are summerized in last three chapters.
|
|
|
Packet generator on the FPGA platform
Bari, Lukáš ; Blažek, Petr (oponent) ; Smékal, David (vedoucí práce)
The thesis deals with the theory and design of the network traffic generator on the FPGA platform. The VHDL programming language is used for the description. The work involves getting acquainted with the development processes and design tools needed to create the overall project. It also includes familiarity with the necessary FPGA, NetCOPE and COMBO cards. Based on this information, was designed, tested and implemented packet generator project for the Combo-80G card. For implementation was used framework from NetCOPE.
|
|
|
Network traffic and cyber attacks generator on the FPGA platform
Heriban, Radoslav ; Smékal, David (oponent) ; Lieskovan, Tomáš (vedoucí práce)
This thesis is focused on the most common and every day more popular threat of DoS attacks. All networks are vulnerable to this kind of attack, and with growing popularity and intensity it shouldn't be underestimated. The goal of this thesis was creating hardware accelerated generator of DoS traffic intented for testing our own networks and identifying the risks. FPGA technology is used for this task, since it has proven to be more effective way of prototyping hardware design then developing ASIC. The language used to describe desired design behavior is VHDL. Designed ICMP and UDP flood attacks are simulated in Xilinx ISE development environment. Description of problems faced before any result was reached is also included for future researchers interested in similar projects.
|
|
| |
|
|
Implementace softwarového rádia do FPGA
Šrámek, Petr ; Maršálek, Roman (oponent) ; Prokeš, Aleš (vedoucí práce)
Obecným cílem této práce je implementace softwarově definovaného přijímače do obvodu FPGA. Součástí textu je shrnutí a porovnání několika základních koncepcí hardware určeného pro implementaci softwarových rádií, dále pak způsob číslicové implementace různých prvků rádií jako jsou filtry, směšovače a další. Část textu je také věnována popisu hardwarové platformy, do níž bude přijímač implementován, a softwarové podpory sloužící pro návrh, simulaci a implementaci systémů do hardwaru. Velký význam v rámci práce má část popisující vytvořené přídavné hardwarové komponenty jako filtr, zesilovač a ovládací panel, nejdůležitější však je část vysvětlující návrh vlastní softwarové výbavy přijímače. Je uvedena struktura přijímače pro příjem FM rozhlasu, dále pak složitější systémy obsahující synchronizaci nosné vlny a použitelné pro příjem AM, BPSK a QPSK. Tyto přijímače je možno implementovat do hardwaru a ověřit jejich činnost. Součástí práce je návrh laboratorní úlohy.
|
|
|
Ovládání vestavěného systému přes Internet
Dvořák, Tomáš ; Košař, Vlastimil (oponent) ; Dobai, Roland (vedoucí práce)
Tato bakalářská práce se zabývá návrhem jednotlivých částí systému pro ovládání vestavěného systému na bázi Xilinx Zynq přes internet. Možností návrhů takových systémů je přitom celá řada. U každé části poskytuje přehled alternativních řešení a dále rozvíjí řešení vybrané v implementaci. Práce poukazuje na modularitu, jednoduchost a rozšiřitelnost výsledné implementace. Pro demonstraci zdánlivé nezávislosti výsledné serverové a webové aplikace na hardwarové platformě byly navrženy a implementovány 2 varianty systému pro ovládání vybraných prvků na dané vývojové desce. První varianta systému je schopna ovládat LED a přepínače na desce, zatímco druhá i vestavěný displej. Práce rozebírá jednotlivé etapy řešení od návrhu hardwarové platformy, přes operační systém, aplikaci serveru až po webovou aplikaci. Závěr práce je věnován testování a ověřování funkčnosti obou systémů.
|
|
|
Vysokorychlostní akviziční systém
Svoboda, Tomáš ; Kováč, Michal (oponent) ; Kubíček, Michal (vedoucí práce)
Tato diplomová práce se zaměřuje na návrh vysokorychlostního akvizičního systému za použití obvodu FPGA a vysokorychlostního A/D převodníku s moderním rozhraním JESD204B. Vzhledem k požadované rychlosti vzorkování naráží práce na omezené možnosti dnešní součástkové základny. V práci je proto provedena studie trhu dnes dostupných obvodů a hotových modulů. Výsledný návrh je postaven na bázi dostupných vývojových modulů, pomocí kterých je dosaženo vzorkovací rychlosti až 5 GSa/s při 12bitovém rozlišení. Získaná data jsou zaslána do počítače přes rozhraní Ethernet za použití lwIP stacku a jádra TEMAC na procesoru Microblaze.
|
|
|
Metody částečné rekonfigurace programovatelných struktur
Kolář, Jan ; Kváš, Marek (oponent) ; Valach, Soběslav (vedoucí práce)
Tato diplomová práce se zabývá možnostmi částečné rekonfigurace programovatelných struktur. Teoretická část obsahuje základy metod částečné rekonfigurace FPGA firmy Xilinx a je zpracována pro procesory Spartan 3, Virtex II, Virtex 4, Virtex 5. Zahrnuje popis konfiguračních rozhranní a jejich využití při rozdílové a modulární částečné rekonfiguraci. Rozdílová částečná rekonfigurace je prakticky v druhé části testována na desce Spartan 3E Starter Kit a modulární částečná rekonfigurace na desce ML501. Konfigurační bitstreamy jsou přiloženy na CD. Potřebný software poskytla firma Xilinx Inc. a konkrétně jde o programy ISE 9.2i a PlanAHEAD 9.2
|
host ::
RSS.