|
|
Grafická zobrazovací jednotka
Szkandera, Filip ; Dvořák, Vojtěch (oponent) ; Dvorský, Adam (vedoucí práce)
Cílem bakalářské práce je prostudovat funkčnost a navrhnout vlastní jednoduchý grafický zobrazovač. V první části práce je popsána teorie o konektorech a grafických protokolech, které se v historii používaly. Na základě této teoretické analýzy je zvolen vhodný protokol pro stavbu grafického zobrazovače. Dále se teoretická část věnuje i obvodům FPGA. Praktická část se nejprve věnuje návrhu grafického zobrazovače bez obvodu FPGA, tedy pouze z jednoduchých logických součástek. Dále je pak stejný návrh přenesen do obvodu FPGA.
|
|
|
Vysokorychlostní přenos dat
Šimík, Jakub ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Práce se zabývá návrhem zařízení pro odesílání dat z rychlého převodníku ADC do počítače přes rozhraní Ethernet s použitím vývojové desky MicroZed 7020 a systémem na čipu Zynq 7000, kterým je tato deska osazena. V práci je nejprve představena tato vývojová deska a Zynq 7000, následuje stručný popis vybraných protokolů a na základě teoretického rozboru je poté proveden návrh architektury řešení. Další část práce se poté zabývá implementací zařízení v programovatelné logice a softwaru pro procesorový systém dle tohoto návrhu. Závěr práce se věnuje ověřování správné funkce jednotlivých částí zařízení.
|
|
|
The Quiet Omnipresence
Bodlák, Ondřej ; Dvořák, Vojtěch (oponent) ; Mikyta, Svätopluk (vedoucí práce)
Práce nesoucí název The Quiet Omnipresence tematizuje metaforu mřížky a linie jakožto zastupujících zdrojových prvků nezbytných pro růst celistvých forem. Opírá se o studium krajinné i urbanistické scenérie, jejích tichých všudypřítomných mechanismů a procesů. Změť čar vytváří smyslově neuchopitelnou monochromatickou plochu, se kterou se pozorovatel může střetnout při delším nazírání do organických struktur i industriálně laděných urbánních kompozicí. Zkoumá vztah řádu a chaosu ve svých protilehlých, avšak paradoxně vzájemně nevylučitelných konotacích. Práce se ponejvíce opírá o specifický a nijak neobvyklý typ prostoru často přímo ve středu měst – o vágní terény, místa pozapomenutá i záměrně přehlížená, ve kterých banální biologické procesy pomalu přebírají kormidlo určující směr zdánlivě nahodilého vývoje.
|
|
|
Design and simulation of branch predictor
Liberda, Dominik ; Dvořák, Vojtěch (oponent) ; Fujcik, Lukáš (vedoucí práce)
Branch prediction plays a fundamental role in processor performance. It allows the processor to speculatively execute instructions by predicting outcomes of branches before they are fully evaluated. This thesis proposes an improved algorithm for branch prediction and also reworks the CBP2016 simulation framework for testing branch predictors.
|
|
|
High-speed packet accumulation in FPGA
Beneš, David ; Pristach, Marián (oponent) ; Dvořák, Vojtěch (vedoucí práce)
This paper presents the concept of a digital circuit that has the potential to reduce the transmission overhead on the communication link between a high-speed network card with FPGA and a host PC for small packets. This circuit is specifically designed for the NDK platform developed by CESNET z.s.p.o., which is specified in the first chapter. The motivation for writing this thesis is presented in the second chapter, which is dedicated to the communication path between the host PC and the FPGA. The design of the resulting digital circuit and its testing is described in the final part of this thesis.
|
|
|
Verification environment for BLDC motor controller
Kalocsányi, Vít ; Kajan, Michal (oponent) ; Dvořák, Vojtěch (vedoucí práce)
This thesis addresses the need for thorough verification in the design of BLDC motor controllers. This paper explains functional verification of digital circuits and Universal Verification Methodology (UVM), and it focus on the design of verification environment using this methodology. In this work a typical structure of BLDC motor controller is explained and the verification method for this controller is suggested. Furthermore, implementation of the verification environment is described, and benefits of introducing the UVM into the verification workflow are discussed.
|
|
|
Generování obrazu metodou sledování paprsku
Áč, Ondřej ; Dvořák, Vojtěch (oponent) ; Pavlík, Michal (vedoucí práce)
Tato práce se zabývá problematikou počítačem generovaných obrázků prostřednictvím metody sledování cest. Cílem práce je tvorba interaktivního počítačového programu, jenž umožňuje upravovat a vykreslovat fotorealistické snímky různých scén v reálném čase. V teoretické části práce je představen koncept zobrazovací rovnice, včetně jejích známých metod řešení. Podrobněji je popsán algoritmus sledování cest, založený na integraci metodou Monte Carlo, spolu s výhodami, které přináší oproti ostatním řešením. Jsou dále prezentovány základní hardwarové i softwarové optimalizace. Praktická část práce je poté zaměřena na rozbor zdrojového kódu v jazyku C++ a zkompilovaného strojového kódu při využití ručních optimalizací SIMD. Nedílnou součástí práce je také demonstrace hlavních funkcí programu, včetně měření výkonnostních přínosů při použití ručních optimalizací.
|
|
|
Implementace výpočtu FFT v obvodech FPGA a ASIC
Dvořák, Vojtěch ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Cílem diplomové práce je navrhnout implementaci algoritmu rychlé Fourierovi transformace, kterou lze použít v obvodech FPGA nebo ASIC. Implementace bude modelována v prostředí Matlab a následně bude použit tento návrh jako referenční model pro popis implementace algoritmu rychlé Fourierovy transformace v jazyce VHDL. Pro ověření správnosti návrhu bude vytvořeno verifikační prostředí a provedena verifikace. V poslední části práce bude navržen program, který bude generovat zdrojové kódy pro různé parametry modulu provádějícího rychlou Fourierovu transformaci.
|
|
|
Behaviorální syntéza digitálních obvodů
Jendrušák, Ján ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Táto práca sa zaoberá praktickým otestovaním behaviorálnej syntézy ako spôsobu návrhu digitálnych obvodov a jej momentálnym progresom pri tvorbe RTL popisov. V úvode práce sú popísané hlavné úlohy behaviorálnej syntézy spolu s knižnicou tried jazyka C++ nazvanou SystemC, ktorá implementuje hardvérové konštrukcie, dátové typy s definovateľnou dátovou šírkou a vie pracovať s časom. Ďalej sa práca zameriava na diskrétnu Fourierovu transformáciu a jej modifikáciu pre efektívnejší výpočet – rýchlu Fourierovu transformáciu. V praktickej časti práce je navrhnutý referenčný model algoritmu FFT, ktorý je ďalej vhodne upravený a prevedený nástrojom pre behaviorálnu syntézu Stratus High-Level Synthesis do viacerých hardvérových architektúr.
|
|
|
Prostředí pro návrh digitálních obvodů s využitím vlastního jazyka typu HLS
Pastušek, Václav ; Dvořák, Vojtěch (oponent) ; Fujcik, Lukáš (vedoucí práce)
V dnešní době existuje spoustu různých vysokoúrovňových syntéz pro popis digitálních obvodů. Ty nejznámější pak generují VHDL kód z programovacích jazyků jako jsou např.: ANSI C, C++, SystemC, SystemVerilog a MATLAB. Ale ne každý se ztotožní s programováním toho typu, proto je občas dobré přejít na vyšší úroveň abstrakce, kdy se schová vnitřní část komponentů, a pak se dané komponenty volají se vstupy a výstupy. Tato práce se zabývá problematikou návrhu HLS, návrhem vstupního pseudokódu, pseudoknihoven, překladače vytvořeném v jazyce Python, jeho moduly a praktickým použitím.
|
host ::
RSS.