|
|
Network interface card performance testing
Karabelly, Jozef ; Nagy, Peter (referee) ; Grégr, Matěj (advisor)
Táto práca sa zaoberá významom testovania výkonnosti sieťových kariet (NIC) v inžinierstve sietí, najmä pre systémy používajúce moderné jadro Linuxu, v dôsledku rastúcej priepustnosti sietí a expanzie viacjadrových procesorov. Vyvíja škálovateľné a prispôsobiteľné testovacie scenáre pre testovanie NIC, ktoré zohľadňujú zložitosť rýchlo sa vyvíjajúceho hardvéru a softvéru a smerujú k stabilným, reprodukovateľným výsledkom v rôznych scenároch. Výskum zahŕňa analýzu akcelerácie sieťových mechanizmov jadra Linuxu, použitie nástrojov kontinuálnej integrácie pri objemnom testovaní a dôkladné preskúmanie hardvérových konfigurácií. Účinnosť testovacích scenárov je validovaná rozsiahlým testovaním na presne definovanom testovacom prostredí, čo zlepšuje pochopenie a optimalizáciu výkonnosti NIC v komplexných sieťových systémoch založených na Linuxe.
|
|
|
Hardware Accelerated Functional Verification
Zachariášová, Marcela ; Kotásek, Zdeněk (referee) ; Kajan, Michal (advisor)
Funkční verifikace je jednou z nejrozšířenějších technik ověřování korektnosti hardwarových systémů podle jejich specifikace. S nárůstem složitosti současných systémů se zvyšují i časové požadavky kladené na funkční verifikaci, a proto je důležité hledat nové techniky urychlení tohoto procesu. Teoretická část této práce popisuje základní principy různých verifikačních technik, jako jsou simulace a testování, funkční verifikace, jakož i formální analýzy a verifikace. Následuje popis tvorby verifikačních prostředí nad hardwarovými komponentami v jazyce SystemVerilog. Část věnující se analýze popisuje požadavky kladené na systém pro akceleraci funkční verifikace, z nichž nejdůležitější jsou možnost jednoduchého spuštění akcelerované verze verifikace a časová ekvivalence akcelerovaného a neakcelerovaného běhu verifikace. Práce dále představuje návrh verifikačního rámce používajícího pro akceleraci běhů verifikace technologii programovatelných hradlových polí se zachováním možnosti spuštění běhu verifikace v uživatelsky přívětivém ladicím prostředí simulátoru. Dle experimentů provedených na prototypové implementaci je dosažené zrychlení úměrné počtu ověřovaných transakcí a komplexnosti verifikovaného systému, přičemž nejvyšší zrychlení dosažené v sadě experimentů je více než 130násobné.
|
|
|
Hardware acceleration of packet classification using TC Flower
Benc, Marek ; Fujcik, Lukáš (referee) ; Libich, Jiří (advisor)
Sdružení CESNET vyvíjí vysokorychlostní programovatelné síťové karty COMBO (aktuálně až s dvěma 100Gbps porty) zaměřené na analýzu a zpracování síťových dat. Karty obsahují FPGA čip, který dovoluje uživatelům přesně definovat způsob, jakým má být síťový provoz zpracován. Jedno z možných využití těchto karet je jako síťový přepínač pro virtuální stroje v data centru. Tato práce je zaměřená na implementaci podpory TC Flower offloadu pro karty COMBO (software a FPGA firmware). Jedná se o všeobecné rozhraní pro instalaci flow pravidel typu shoda+akce do SmartNICů, a dovoluje nám použít je pro správu síťového provozu mezi virtuálními stroji a vnějším světem. Cílem je úspora procesorových cyklů hostitelského stroje.
|
|
|
Acceleration of Open vSwitch
Vodák, David ; Orsák, Michal (referee) ; Martínek, Tomáš (advisor)
Virtual switch is a program, which is used for connecting virtual machines to network and that is why it is a crucial part of server virtualization. However virtual switch is consuming too much performance of the server which it is running on. A measurement of Open vSwitch (OvS) indicates that for data speed of 10 Gb/s, approximately 4 cores of the processor are fully occupied. As the consumption of performance is directly proportional to transmission speed, it may eventually get to the point where the consumption of performance cannot be handled. This bachelor thesis is about acceleration of the Open vSwitch with the help of the DPDK Poll Mode Driver extended by support of the SR-IOV virtualization technology as well as the interface for offloading classification rules to hardware called RTE flow. In the scope of this thesis the SR-IOV is implemented and then tested on OvS. Furthermore, the RTE flow support was designed and partially implemented.
|
|
|
Hardware-Based Acceleration of Image Filtration
Zelinka, Martin ; Slaný, Karel (referee) ; Vašíček, Zdeněk (advisor)
This bachelor's thesis deals with the hardware-based acceleration of image filtration using FIR filters. Define basic concept about digital image, describes the principle of filtration and briefly explains the techniques used to detect edges in an image and smoothing the image. The main aim of this work is the analysis of several acceleration methods of FIR filters, which are suitable for implementation in hardware, and the subsequent implementation of the selected method with the possibility of configuration changes at runtime with regard to the maximum throughput. In conclusion of this work it is described the evaluation of the method and made compared with the optimal software implementations.
|
|
|
Real Time Suppression of Atmospheric Turbulence
Macků, Jiří ; Orság, Filip (referee) ; Marvan, Aleš (advisor)
This paper deals with removing undesirable image deformations caused by turbulences of Earth's atmosphere. The goal is to design and implement algorithm for suppression of atmosphere turbulence in video sequences to use in long-distance camera monitoring system. This paper also focuses on optimization of existing algorithms for running in real-time. Algorithm will be implemented in C++ programming language with use of library for computer vision OpenCV.
|
|
|
Application Specific Processor for Stateful Network Traffic Processing
Kučera, Jan ; Matoušek, Jiří (referee) ; Kekely, Lukáš (advisor)
This bachelor's thesis deals with the design and implementation of an application-specific processor for high-speed network traffic processing. The main goal is to provide complex system for hardware acceleration of various network security and monitoring applications. The application-specific processor (hardware part of the system) is implemented on an FPGA card and has been designed with respect to be used in 100 Gbps networks. The design is based on the unique combination of high-speed hardware processing and flexible software control using a new concept called Software Defined Monitoring (SDM). The performance and throughput of the proposed system has been verified and measured.
|
|
|
Protection Against DoS Attacks Using P4 Language
Vojanec, Kamil ; Fukač, Tomáš (referee) ; Kučera, Jan (advisor)
This thesis focuses on reimplementation of existing DoS (Denial of Service) attack mitigation device with high-level P4 programming language. The main reason for using P4 is to enhance adaptability and functionality to different types of DoS attacks. The created device is designed in a modular way and enables easy alterations by using interchangeable components. The target platform for this thesis is an FPGA acceleration card. The work results in designing several DoS mitigation components and implementing applications composed of these components. Pats of this work have been presented at IEEE ANCS (Symposium on Architectures for Networking and Communication Systems) in September 2019 at University of Cambridge.
|
|
|
Acceleration of Network Traffic Encryption
Koranda, Karel ; Kajan, Michal (referee) ; Polčák, Libor (advisor)
This thesis deals with the design of hardware unit used for acceleration of the process of securing network traffic within Lawful Interception System developed as a part of Sec6Net project. First aim of the thesis is the analysis of available security mechanisms commonly used for securing network traffic. Based on this analysis, SSH protocol is chosen as the most suitable mechanism for the target system. Next, the thesis aims at introduction of possible variations of acceleration unit for SSH protocol. In addition, the thesis presents a detailed design description and implementation of the unit variation based on AES-GCM algorithm, which provides confidentiality, integrity and authentication of transmitted data. The implemented acceleration unit reaches maximum throughput of 2,4 Gbps.
|
|
|
Image Processing in FPGA
Maršík, Lukáš ; Španěl, Michal (referee) ; Zemčík, Pavel (advisor)
This bachelor's thesis presents a hardware realization of graphic algorithm for rendering objects described with 3D point clouds - a spatial objects representation. An FPGA (Field-Programmable Gate Array) chip coupled with a DSP (Digital Signal Processor) creates basement for implementation of function units. Is possible to decrease overall computation time by using more than one of that pair. That mean so simple distribution of load is used. The input graphical data is 3D point clouds - sets of points which are transformed into oriented circles just for purpose of rendering. Result of projection of that elements are ellipses. Such graphical representation seems to be more suitable for many purposes than the most commonly used triangle meshes. The implementation equivalent to concept is described too.
|
guest ::
