Název: Návrh vícejádrového procesoru ve VHDL
Překlad názvu: Design of the Multicore Processor in VHDL
Autoři: Novotný, Jaroslav ; Straka, Martin (oponent) ; Kaštil, Jan (vedoucí práce)
Typ dokumentu: Diplomové práce
Rok: 2010
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
V rámci práce byl navrhnut a v jazyce VHDL implementován jednoduchý multiprocesor podporující paralelní zpracování programové úlohy. Byla navržena a realizována universální transparentní generická propojovací vrstva určená k připojení libovolného počtu procesorových jader ke sdílenému adresovému prostoru pomocí arbitrované sběrnice. Každému z jader je v rámci vrstvy přidělena vyrovnávací paměť volitelných vlastností. V systému je řešen problém paměťové koherence pomocí protokolu MSI. Dále je dána k dispozici přímá i nepřímá podpora synchronizace. Za účelem ověření činnosti bylo navrženo a realizováno jednoduché procesorové jádro jehož kopie byly spojeny propojovací vrstvou. Funkčnost systému byla ověřena na testovacích úlohách, přičemž bylo prokázáno zrychlení. Celý systém byl odzkoušen na čipu Virtex6. The objective of the thesis is to design and implement in the VHDL language a simple multiprocessor supporting parallel computing. Furthemore, the author has designed and realized universal transparent generic interconnection layer with the objective to connect any given number of processor cores to shared address space using arbitrated bus. Parametrized cache has been allocated to each core in the layer. MSI protocol was used to deal with the issue of memory coherence of the implemented system. Direct and indirect synchornisation support is available to the user. In order to verify the functionality of the system, simple processor core has been designed and implemented, and its copies were connected to the interconnection layer. Various testing programmes have been used to verify the functionality of the system, which also confirmed that the acceleration of computing has been achieved successfully. Virtex6 chip has been used to test the whole system.
Klíčová slova: arbiter; cache; FPGA; koherence; ML605; MSI; sběrnice; sdílený adresový prostor; Symetrický multiprocesor; synchronizace; VHDL; Virtex6; arbiter; bus; cache; coherence; FPGA; ML605; MSI; shared address space; Symmetric multiprocesor; synchronization; VHDL; Virtex6

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/52790

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-578647


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Diplomové práce