Original title:
Překladač jazyka VHDL pro potřeby formální verifikace
Translated title:
A VHDL Parser for Formal Verification
Authors:
Matyáš, Jiří ; Smrčka, Aleš (referee) ; Charvát, Lukáš (advisor) Document type: Bachelor's theses
Year:
2015
Language:
cze Publisher:
Vysoké učení technické v Brně. Fakulta informačních technologií Abstract:
[cze][eng]
Cílem této bakalářské práce je navrhnout a implementovat překladač, který umožňuje převod popisu hardware z jazyka VHDL do grafové reprezentace v jazyce VAM (Variable Assignment Language). Program je určen pro potřeby formální verifikace výzkumné skupiny VeriFIT Fakulty informačních technologií VUT Brno. Důvodem vypracování této práce je poskytnutí možnosti formálně verifikovat návrh hardware s využitím vysokoúrovňových návrhových jazyků, jakým je například jazyk VHDL.
The principal goal of this bachelor thesis is to design and implement a parser of VHDL language into graph representation in VAM (Variable Assignment Language). The application is developed for formal verification purposes of VeriFIT research group of the Faculty of Information Technology, Brno University of Technology. The development of the compiler described in this thesis should provide the opportunity to use formal verification techniques to verify hardware designs described in high level design languages, such as VHDL.
Keywords:
data-flow graph; formal verification; Icarus Verilog; Variable Assignment Model; VHDL parser; VVP; data-flow graf; formální verifikace; Icarus Verilog; Variable Assignment Model; VHDL překladač; VVP mezikód
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/52489