Název:
Verifikace funkčních bloků pro FPGA
Překlad názvu:
Verification of Function Blocks for FPGA
Autoři:
Kříž, Daniel ; Smékal, David (oponent) ; Jedlička, Petr (vedoucí práce) Typ dokumentu: Diplomové práce
Rok:
2022
Jazyk:
cze
Nakladatel: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstrakt: [cze][eng]
Tato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu.
This master thesis is devoted to the issue of verification of function blocks for FPGA. The teoritical part of thesis describes the concept of verification, verification methodologies that provide the necessary tools for testing the design, and finally discusses the issue of Ethernet and its differences from the low-latency variant. The aim of the practical part of the master thesis is based on the acquired theoretical knowledge and selected verification methodology to build a verification environment, perform a thorough verification of the low-latency physical layer of Ethernet and finally measure the latency and throughput of this circuit.
Klíčová slova:
Ethernet; SVA; SystemVerilog; UVM; Verifikace; Ethernet; SVA; SystemVerilog; UVM; Verification
Instituce: Vysoké učení technické v Brně
(web)
Informace o dostupnosti dokumentu:
Plný text je dostupný v Digitální knihovně VUT. Původní záznam: http://hdl.handle.net/11012/204803