Original title: Úspora spotřeby a plochy při použití multi-bitových pulsních klopných obvodů
Translated title: Saving power and area with multi-bit pulsed latches
Authors: Král, Vojtěch ; Horský, Pavel (referee) ; Dřínovský, Jiří (advisor)
Document type: Master’s theses
Year: 2022
Language: eng
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [eng] [cze]
Diplomová práce se zabývá typy výkonových ztrát v technologii CMOS a následně jejich řešením metodami nízké spotřeby, které lze použít v oblasti zákaznických integrovaných obvodů. Jednou z možných metod pro nízkou spotřebu výkonu je vícebitový pulzní klopný obvod, který lze použít jako náhradu za standardní vícebitový klopný obvod typu master-slave. Vícebitový pulzní klopný obvod se skládá ze dvou částí, pulzního generátoru a pulzního klopného obvodu. V diplomové práci jsou popsané topologie, které mohou být použité. Konečná topologie byla vybraná na základě nízké spotřeby a plochy. Z vybrané topologie je vytvořeno schéma vícebitového pulzního klopného obvodu, které je porovnáno se schématem vícebitového klopného obvodu. Následně jsou vytvořeny layouty potřebných vícebitových pulzních klopných obvodů a porovnány jsou se standardními layouty vícebitových klopných obvodů. V závěru práce jsou navrhnuté vícebitové pulzní klopné obvody odsimulovány v jednoduchém designu. This thesis describes types of power consumption in CMOS technology and low power techniques that can be used in application-specific integrated circuits. It describes a multi-bit pulsed latch as one of the low power techniques that can be used as a better replacement for a standard multi-bit master-slave flip flop. The multi-bit pulsed latch is composed of two parts: a pulse generator and a pulsed latch. Different useful topologies are mentioned. Topologies are chosen for their optimized area and power consumption. A schematic of the multi-bit pulsed latch is designed from chosen topologies and compared to a schematic of the standard multi-bit flip flop. Required layouts of multi-bit pulsed latches are then made and compared to standard layouts of multi-bit flip flops. Those designed multi-bit pulsed latches are also simulated in a simple design.
Keywords: CMOS; klopný obvod; metody nízké spotřeby; nízká spotřeba; pulzní generátor; Pulzní klopný obvod; vícebitový pulzní klopný obvod; CMOS; flip flop; low power consumption; low power techniques; multi-bit pulsed latch; pulse generator; Pulse latch

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/204781

Permalink: http://www.nusl.cz/ntk/nusl-502071


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses