Název:
Design Retiming in HDL
Překlad názvu:
Design Retiming na HDL úrovni
Autoři:
Kafka, Leoš ; Matoušek, Rudolf Typ dokumentu: Příspěvky z konference Konference/Akce: Annual University-Wide Seminar. WORKSHOP 2005 /13./, Praha (CZ), 2005-03-21 / 2005-03-25
Rok:
2005
Jazyk:
eng
Abstrakt: [eng][cze] This paper deals with an improvement of design timing characteristics by modification at the high abstraction level of the system description. Some synthesis tools such as Synplify Pro provide timing optimizations, called pipelining and retiming. These techniques help the designer unify delay slacks at different inputs, which results in higher system clock frequencies of the produced circuit.Článek se zabývá zlepšením časování obvodu pomocí úprav na vyšší úrovni popisu obvodu. Některé nástroje pro syntézu umožňují zlepšení časování, ale tyto techniky nejsou dostupné pro všechny architektury, například pro Atmel FPSLIC. Modifikace na úrovni HDL je nezávislá na použité architektuře a je tak jednou z možností, jak provést zlepšení časování i pro tyto architektury.
Klíčová slova:
FPGA; Synplify Pro; VHDL Číslo projektu: CEZ:AV0Z10750506 (CEP), 102/04/2137, IST-2001-34016 (CEP) Poskytovatel projektu: GA ČR, Commission EC Zdrojový dokument: Proceedings of Workshop 2005
Instituce: Ústav teorie informace a automatizace AV ČR
(web)
Informace o dostupnosti dokumentu:
Dokument je dostupný v příslušném ústavu Akademie věd ČR. Původní záznam: http://hdl.handle.net/11104/0131540