Název: Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy
Překlad názvu: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools
Autoři: Kupka, David ; Martínek, Tomáš (oponent) ; Kořenek, Jan (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2011
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
Tato práce se zabývá způsoby popisu hardware. Představuje metody používané při syntéze popisu a následně na sadě algoritmů porovnává dnes běžný nízkoúrovňový popis v jazyce VHDL s nově nastupující vysokoúrovňovou syntézou, kdy je komponenta popisována na algoritmické úrovni ve vyšším programovacím jazyce. Předmětem srovnání je poměr času potřebného pro implementaci a optimálnosti výsledné komponenty. This thesis deals with ways to describe hardware. It presents the methods used in the synthesis of the description and then it compares on a set of algorithms currently common low level description in VHDL with the newly emerging high-level synthesis, where a component is described at a algorithmic level in higher programming language. The object of comparison is the ratio of time required for implementation and optimality of the resulting components.
Klíčová slova: popis hardware; srovnání; syntéza; VHDL; Vyskoúrovňová syntéza; comparsion; hardware description; High-Level Synthesis; synthesis; VHDL

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/55739

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-238789


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce