|
|
Implementace přijímače a vysílače protokolu RMAP do FPGA
Walletzký, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Práce se zabývá návrhem a implementací řadičů protokolu RMAP používaného pro přístup do paměti mezi koncovými uzly sítě SpaceWire. V teoretické části seznamuje se sítí SpaceWire, poté podrobně popisuje protokol RMAP a sběrnicové rozhraní AMBA AHB. Praktická část se věnuje návrhu architektury řadičů zmíněného protokolu na základě standardů protokolu RMAP a sběrnice AMBA AHB. Na základě navržené architektury se pak věnuje návrhu dílčích bloků. Následně popisuje použité metody verifikace navržených řadičů a jejich testování v cílovém obvodu FPGA. Nakonec analyzuje maximální frekvenci řadičů a jejich požadavky na zdroje cílového obvodu FPGA na základě odhadů syntézy.
|
|
|
Návrh hardwarového šifrovacího modulu
Bayer, Tomáš ; Stančík, Peter (oponent) ; Sobotka, Jiří (vedoucí práce)
Tato diplomová práce pojednává o problematice kryptografických systémů a šifrovacích algoritmů, u nichž je rozebráno, jak fungují, kde se využívají a jak se implementují v praxi. V první kapitole jsou uvedeny základní kryptografické pojmy, rozdělení algoritmů na symetrické a asymetrické a zhodnocení jejich použití a spolehlivostí. Následující kapitoly popisují substituční a transpoziční šifry, blokové a proudové šifry, z nichž je většina šifrovacích algoritmů odvozena. V neposlední řadě jsou jmenovány a popsány režimy, v nichž šifry pracují. Ve čtvrté kapitole jsou popsány principy některých konkrétních šifrovacích algoritmů. Cílem je přiblížit podstatu fungování jednotlivých algoritmů. U těch složitějších algoritmů jako DES a GOST jsou pro lepší představu přiložena bloková schémata popisující průběh a pořadí prováděných operací. V závěru každého algoritmu je uveden příklad jeho použití v praxi. Následující pátá kapitola pojednává o tématu hardwarové implementace šifer. V této kapitole je porovnána hardwarová implementace se softwarovou a to hlavně z praktického úhlu pohledu. Jsou popsány různé prostředky návrhu implementace a různé programovací jazyky pro návrh hardwarové implementace algoritmů. U programovacích jazyků jsou uvedeny jejich vývoj, výhody a nevýhody. Kapitola šestá pojednává o samotném návrhu vybraných šifrovacích algoritmů. Konkrétně se jedná o návrh hardwarové implementace proudové šifry s generátorem pseudonáhodné posloupnosti založeným na LFSR navrhnuté v jazyku VHDL a také v programu Matlab. Jako druhý návrh hardwarové implementace byla zvolena bloková šifra GOST. Tato byla navržena v jazyce VHDL. Funkce obou návrhů implementací šifrovacích algoritmů byly otestovány a výsledky zhodnoceny.
|
|
|
UVM Verification of DMA Medusa System
Petruška, Zdenko ; Martínek, Tomáš (oponent) ; Kekely, Lukáš (vedoucí práce)
This thesis describes design and implementation of verification environment for system DMA Medusa. DMA Medusa is hardware system used for high speed transmissions between network card and RAM. Verification environment is developed in SystemVerilog using UVM. Environment is designed with intention to find functional bugs using top level random stimulus. Testbench requirements have been defined prior to its implementation. Requirements are based on system specification and previous version of testbench. Previous version has been based on different methodology. New testbench implements the functionality of previous one. In addition, some functionality has been exteded. Implemented testbench extends previous memory model by serving memory requests in random order. It also implements functional coverage focused on communication with memory and network card. Goal of functional coverage is to monitor quality of generated stimulus.
|
|
|
Testbed pro simulaci MCU aplikace v RTL prostředí
Ohnút, Petr ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práce je zaměřena na vytvoření testovacího frameworku pro jednoduchou možnost simulování a konfigurování mcu aplikací. Framework také zabezpečuje základní zpracování výstupních dat simulace, jakým je například měření UART či SPI rychlosti komunikace, kontrola očekávané instrukce s aktuálně vykonávanou, počítání vykonaných jednotlivých funkcí během simulace, etc. V rámci práce jsou navrženy testovací scénáře, které mají za úkol simulovat implementované funkcionality frameworku. V poslední řadě jsou rozebírány výsledky jednotlivých testovacích scénářů.
|
|
|
Verifikace funkčních bloků pro FPGA
Kříž, Daniel ; Smékal, David (oponent) ; Jedlička, Petr (vedoucí práce)
Tato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Periferie procesoru RISC-V
Vavro, Tomáš ; Kekely, Lukáš (oponent) ; Martínek, Tomáš (vedoucí práce)
Platforma RISC-V je jedným z lídrov v odvetví počítačových a vstavaných systémov. Pri čoraz väčšej miere využívania takýchto systémov rastie dopyt po dostupných perifériách pre implementácie tejto platformy. Táto práca sa zaoberá procesorom FU540-C000 od spoločnosti SiFive, ktorý je jednou z implementácií architektúry RISC-V, a jeho základnými perifériami. Na základe analýzy bol spomedzi periférií tohoto procesoru zvolený obvod UART slúžiaci pre asynchrónnu sériovú komunikáciu. Cieľom tejto diplomovej práce je danú perifériu navrhnúť a implementovať v niektorom z jazykov pre popis číslicových obvodov, a následne vytvoriť verifikačné prostredie, prostredníctvom ktorého bude overená funkčnosť implementácie.
|
|
|
Verifikace digitálního obvodu Microcore GNSS Baseband
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této diplomové práce je verifikace Akviziční jednotky a Sledovací jednotky digitálního obvodu Microcore GNSS Baseband společnosti Honeywell. Teoretická část práce obsahuje stručný úvod o určování polohy pomocí satelitního signálu, princip činnosti verifikovaných jednotek a představení metodiky UVM. Praktická část práce obsahuje požadavky na testované jednotky, testové scénáře a procedury. Také je popsáno verifikační prostředí. Poslední částí je průběh verifikace a její výsledky.
|
|
|
Implementace přijímače a vysílače protokolu RMAP do FPGA
Walletzký, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Práce se zabývá návrhem a implementací řadičů protokolu RMAP používaného pro přístup do paměti mezi koncovými uzly sítě SpaceWire. V teoretické části seznamuje se sítí SpaceWire, poté podrobně popisuje protokol RMAP a sběrnicové rozhraní AMBA AHB. Praktická část se věnuje návrhu architektury řadičů zmíněného protokolu na základě standardů protokolu RMAP a sběrnice AMBA AHB. Na základě navržené architektury se pak věnuje návrhu dílčích bloků. Následně popisuje použité metody verifikace navržených řadičů a jejich testování v cílovém obvodu FPGA. Nakonec analyzuje maximální frekvenci řadičů a jejich požadavky na zdroje cílového obvodu FPGA na základě odhadů syntézy.
|
|
|
New Methods for Increasing Efficiency and Speed of Functional Verification
Zachariášová, Marcela ; Dohnal, Jan (oponent) ; Steininger, Andreas (oponent) ; Kotásek, Zdeněk (vedoucí práce)
In the development of current hardware systems, e.g. embedded systems or computer hardware, new ways how to increase their reliability are highly investigated. One way how to tackle the issue of reliability is to increase the efficiency and the speed of verification processes that are performed in the early phases of the design cycle. In this Ph.D. thesis, the attention is focused on the verification approach called functional verification. Several challenges and problems connected with the efficiency and the speed of functional verification are identified and reflected in the goals of the Ph.D. thesis. The first goal focuses on the reduction of the simulation runtime when verifying complex hardware systems. The reason is that the simulation of inherently parallel hardware systems is very slow in comparison to the speed of real hardware. The optimization technique is proposed that moves the verified system into the FPGA acceleration board while the rest of the verification environment runs in simulation. By this single move, the simulation overhead can be significantly reduced. The second goal deals with manually written verification environments which represent a huge bottleneck in the verification productivity. However, it is not reasonable, because almost all verification environments have the same structure as they utilize libraries of basic components from the standard verification methodologies. They are only adjusted to the system that is verified. Therefore, the second optimization technique takes the high-level specification of the system and then automatically generates a comprehensive verification environment for this system. The third goal elaborates how the completeness of the verification process can be achieved using the intelligent automation. The completeness is measured by different coverage metrics and the verification is usually ended when a satisfying level of coverage is achieved. Therefore, the third optimization technique drives generation of input stimuli in order to activate multiple coverage points in the veri\-fied system and to enhance the overall coverage rate. As the main optimization tool the genetic algorithm is used, which is adopted for the functional verification purposes and its parameters are well-tuned for this domain. It is running in the background of the verification process, it analyses the coverage and it dynamically changes constraints of the stimuli generator. Constraints are represented by the probabilities using which particular values from the input domain are selected. The fourth goal discusses the re-usability of verification stimuli for regression testing and how these stimuli can be further optimized in order to speed-up the testing. It is quite common in verification that until a satisfying level of coverage is achieved, many redundant stimuli are evaluated as they are produced by pseudo-random generators. However, when creating optimal regression suites, redundancy is not needed anymore and can be removed. At the same time, it is important to retain the same level of coverage in order to check all the key properties of the system. The fourth optimization technique is also based on the genetic algorithm, but it is not integrated into the verification process but works offline after the verification is ended. It removes the redundancy from the original suite of stimuli very fast and effectively so the resulting verification runtime of the regression suite is significantly improved.
|
host ::
RSS.