Název:
Paralelismus na úrovni instrukcí v moderních procesorech
Překlad názvu:
Instruction level parallelism in modern processors
Autoři:
Sláma, Pavel ; Levek, Vladimír (oponent) ; Pristach, Marián (vedoucí práce) Typ dokumentu: Diplomové práce
Rok:
2020
Jazyk:
cze
Nakladatel: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstrakt: [cze][eng]
Základní metodou pro dosažení paralelismu na úrovni instrukcí je metoda zřetězení linky používaná v procesorech již desítky let. Ideální zřetězená linka umožňuje zvýšit výkon a efektivitu procesoru za přidání jen malého množství zdrojů. Reálná zřetězená linka ale naráží na řadu limitací způsobených vzájemnými závislostmi mezi instrukcemi a dalšími faktory. Cílem této práce je diskutovat techniky používané pro zvyšování efektivity a výkonu procesoru se zřetězenou linkou, vybrané techniky implementovat na reálný model procesoru RISC a diskutovat jejich přínos.
Basic methodology that exploits instruction level parallelism is called pipelining and it is part of every processor for decades. The ideal pipeline increases performance and efficiency for a relatively small cost. But the real pipeline has number of limitations caused by dependencies and hazards between instructions. The aim of this thesis is to discuss techniques used to improve efficency and performance of pipelined processors, to implement selected techniques to a RISC processor model and discuss its benefits.
Klíčová slova:
CodAL; Codasip Studio; Codasip uRISC; metoda vydávání více instrukcí za takt; Procesor; RISC; Tomasulův algoritmus; zřetězená linka; CodAL; Codasip Studio; Codasip uRISC; multiple issue; pipeline; Processor; RISC; Tomasulo algorithm
Instituce: Vysoké učení technické v Brně
(web)
Informace o dostupnosti dokumentu:
Plný text je dostupný v Digitální knihovně VUT. Původní záznam: http://hdl.handle.net/11012/189372