Název: FPGA-based fault simulator
Překlad názvu: Simulátor chyb založený na programovatelném logickém obvodu
Autoři: Kafka, Leoš ; Novák, O.
Typ dokumentu: Příspěvky z konference
Konference/Akce: DDECS 2006. IEEE Design and Diagnostics of Electronic Circuits and Systems, Prague (CZ), 2006-04-18 / 2006-04-21
Rok: 2006
Jazyk: eng
Abstrakt: [eng] [cze]
This paper describes a simulator based an this technique and show that partial dynamic reconfiguration is an effective way of falut injection. Error-detection-code based CED circuits are used in experiments; the results of the experiments are reported. Článek presentuje simulátor chyb založený na programovatelném logickém poli.
Klíčová slova: falut simulation; FPGA; reconfiguartion
Číslo projektu: CEZ:AV0Z10750506 (CEP), 1QS108040510 (CEP)
Poskytovatel projektu: GA AV ČR
Zdrojový dokument: Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits adn Systems, ISBN 1-4244-0184-4

Instituce: Ústav teorie informace a automatizace AV ČR (web)
Informace o dostupnosti dokumentu: Dokument je dostupný v příslušném ústavu Akademie věd ČR.
Původní záznam: http://hdl.handle.net/11104/0134006

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-35467


Záznam je zařazen do těchto sbírek:
Věda a výzkum > AV ČR > Ústav teorie informace a automatizace
Konferenční materiály > Příspěvky z konference