|
|
Methodology for Fault Tolerant Systems Design into Limited Implementation Area in FPGA
Mičulka, Lukáš ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
The work presents a methodology of fault tolerant system design into an FPGA with the ability of the transient fault and the permanent fault mitigation. The transient fault mitigation is done by the partial dynamic reconfiguration. The mitigation of a certain number of permanent faults is based on using a specific fault tolerant architecture occupying less resources than the previosly used one and excluding the faulty part of the FPGA from further use. This inovative technique is based on the precompiled configurations stored in an external memory. To reduce the required space for a partial bitstream the relocation technique is used.
|
|
|
Metodika návrhu synchronizace a obnovy stavu systému odolného proti poruchám
Szurman, Karel ; Fišer, Petr (oponent) ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Tato disertační práce představuje metodiku vytvořenou pro návrh synchronizace a obnovy stavu systému odolného proti poruchám. Metoda synchronizace stavu navržená podle popsané metodiky umožňuje opravit stav paměťových prvků systému, které jsou implementovány v aplikační logické vrstvě číslicového návrhu v FPGA a jejichž hodnoty nelze opravit částečnou dynamickou rekonfigurací. Vytvořená metodika popisuje možné způsoby návrhu metod synchronizace s ohledem na granularitu TMR, závislost funkce systému na předchozích stavech a samotné architektuře číslicového systému. Metodika se blíže zaměřuje na hrubozrnné architektury TMR a problematiku synchronizace stavu v systémech řízených stavovými automaty nebo procesorem. V této práci je využití vytvořené metodiky předvedeno na návrhu metod synchronizace stavu pro systém řadiče sběrnice CAN odolného proti poruchám a zabezpečený systém mikrokontroléru NEO430. Při experimentálním ověření mechanismů opravy a obnovy stavu systému po poruše byla ověřena jak správná funkce systémů, tak jejich spolehlivost v přítomnosti simulovaných poruch typu SEU. V závěru práce jsou diskutovány dosažené experimentální výsledky a přínos práce.
|
|
|
Metody částečné rekonfigurace programovatelných struktur
Kolář, Jan ; Kváš, Marek (oponent) ; Valach, Soběslav (vedoucí práce)
Tato diplomová práce se zabývá možnostmi částečné rekonfigurace programovatelných struktur. Teoretická část obsahuje základy metod částečné rekonfigurace FPGA firmy Xilinx a je zpracována pro procesory Spartan 3, Virtex II, Virtex 4, Virtex 5. Zahrnuje popis konfiguračních rozhranní a jejich využití při rozdílové a modulární částečné rekonfiguraci. Rozdílová částečná rekonfigurace je prakticky v druhé části testována na desce Spartan 3E Starter Kit a modulární částečná rekonfigurace na desce ML501. Konfigurační bitstreamy jsou přiloženy na CD. Potřebný software poskytla firma Xilinx Inc. a konkrétně jde o programy ISE 9.2i a PlanAHEAD 9.2
|
|
|
Metodika návrhu synchronizace a obnovy stavu systému odolného proti poruchám
Szurman, Karel ; Fišer, Petr (oponent) ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Tato disertační práce představuje metodiku vytvořenou pro návrh synchronizace a obnovy stavu systému odolného proti poruchám. Metoda synchronizace stavu navržená podle popsané metodiky umožňuje opravit stav paměťových prvků systému, které jsou implementovány v aplikační logické vrstvě číslicového návrhu v FPGA a jejichž hodnoty nelze opravit částečnou dynamickou rekonfigurací. Vytvořená metodika popisuje možné způsoby návrhu metod synchronizace s ohledem na granularitu TMR, závislost funkce systému na předchozích stavech a samotné architektuře číslicového systému. Metodika se blíže zaměřuje na hrubozrnné architektury TMR a problematiku synchronizace stavu v systémech řízených stavovými automaty nebo procesorem. V této práci je využití vytvořené metodiky předvedeno na návrhu metod synchronizace stavu pro systém řadiče sběrnice CAN odolného proti poruchám a zabezpečený systém mikrokontroléru NEO430. Při experimentálním ověření mechanismů opravy a obnovy stavu systému po poruše byla ověřena jak správná funkce systémů, tak jejich spolehlivost v přítomnosti simulovaných poruch typu SEU. V závěru práce jsou diskutovány dosažené experimentální výsledky a přínos práce.
|
|
|
Methodology for Fault Tolerant Systems Design into Limited Implementation Area in FPGA
Mičulka, Lukáš ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
The work presents a methodology of fault tolerant system design into an FPGA with the ability of the transient fault and the permanent fault mitigation. The transient fault mitigation is done by the partial dynamic reconfiguration. The mitigation of a certain number of permanent faults is based on using a specific fault tolerant architecture occupying less resources than the previosly used one and excluding the faulty part of the FPGA from further use. This inovative technique is based on the precompiled configurations stored in an external memory. To reduce the required space for a partial bitstream the relocation technique is used.
|
|
|
Návrh adaptivního systému na rekonfigurovatelné platformě s využitím vestavěného analogově číslicového převodníku
Zamba, Martin ; Růžička, Richard (oponent) ; Dobai, Roland (vedoucí práce)
Táto práca sa zaoberá možnosťou využitia rekonfigurovateľných číslicových systémov na báze FPGA v aplikáciách využívajúcich zmiešané signály. V práci je uvedený opis rekonfigurovateľných architektúr a rekonfigurovateľných a adaptívnych systémov vo všeobecnosti. Ďalej sú analyzované možnosti využitia rekonfigurovateľných vlastností v konjunkcii s využitím prevodníka XADC u FPGA rady 7 od firmy Xilinx a systému Zynq-7000. V práci je predstavená myšlienka možnosti využitia XADC pre meranie indukčnosti ako alternatíva k existujúcemu riešeniu obvodom LDC1000 od Texas Instruments. Systém s využitím FPGA a XADC by priniesol mnoho výhod ako sú: lepšia integrácia systému, lepšie možnosti spracovania signálov, možnosť skonštruovať adaptívny systém s mnoho senzorickými elementmi a v neposlednom rade potencionálne nižšia cena riešenia. V závere práce sú tieto výhody a nevýhody analyzované a sú navrhnuté ďalšie možnosti pokračovania tejto práce.
|
|
|
Metody částečné rekonfigurace programovatelných struktur
Kolář, Jan ; Kváš, Marek (oponent) ; Valach, Soběslav (vedoucí práce)
Tato diplomová práce se zabývá možnostmi částečné rekonfigurace programovatelných struktur. Teoretická část obsahuje základy metod částečné rekonfigurace FPGA firmy Xilinx a je zpracována pro procesory Spartan 3, Virtex II, Virtex 4, Virtex 5. Zahrnuje popis konfiguračních rozhranní a jejich využití při rozdílové a modulární částečné rekonfiguraci. Rozdílová částečná rekonfigurace je prakticky v druhé části testována na desce Spartan 3E Starter Kit a modulární částečná rekonfigurace na desce ML501. Konfigurační bitstreamy jsou přiloženy na CD. Potřebný software poskytla firma Xilinx Inc. a konkrétně jde o programy ISE 9.2i a PlanAHEAD 9.2
|
host ::
RSS.