Original title: Mapování zpracování paketů popsaného v jazyce P4 do technologie FPGA
Translated title: Mapping of packet processing from P4 Language to FPGA Technology
Authors: Kekely, Michal ; Fišer, Petr (referee) ; Zilberman, Noa (referee) ; Kořenek, Jan (advisor)
Document type: Doctoral theses
Language: eng
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [eng] [cze]
Táto dizertačná práca sa zaoberá návrhom nových hardvérových architektúr na klasifikáciu paketov. Hlavným cieľom je navrhnúť všeobecné a flexibilné hardvérové prístupy, ktoré sú schopné klasifikovať pakety na vysokorýchlostných počítačových sieťach. Prístupy musia byť konfigurovateľné pomocou popisu v jazyku P4 a musia byť škálovateľné na siete s rýchlosťou 100 Gb/s a viac. Práca začína analýzou aktuálneho stavu poznania v oblasti klasifikácie paketov. Na základe tejto analýzy sú navrhnuté nové architektúry pre klasifikáciu paketov. Pri návrhu sa dbá na škálovateľnosť, flexibilitu a pamäťovú efektivitu. Cieľom je dosiahnuť vysokú priepustnosť a zároveň udržať programovateľnosť pomocou P4 a schopnosť vykonať všeobecnú klasifikáciu paketov. Navrhnuté prístupy sú optimalizované a rozšírené, aby boli čo najefektívnejšie. Prvá architektúra využíva algoritmus DCFL rozšírený o paralelnú pamäť typu TCAM, duplikáciu pamätí a analýzu množiny pravidiel. Cieľom je dosiahnutie všeobecnej klasifikácie paketov, ktorá má nízke pamäťové nároky a ponúka možnosť škálovať priepustnosť za cenu zvýšených zdrojov. Druhý navrhnutý prístup je špecializovanejší. Optimalizuje klasifikáciu paketov založenú na úplnej zhode. Toto je dosiahnuté využitím distribuovaných pamätí na čipe FPGA na zrýchlenie algoritmu kukučieho hešovania. Hlavným cieľom je dosiahnuť veľmi vysokú priepustnosť efektívne. Architektúry sú ďalej rozšírené navrhnutím mechanizmu vyrovnávacej pamäte, ktorá dovoľuje efektívne použiť externé pamäťové bloky. Nakoniec sú tieto architektúry vyhodnotené na skutočných sieťových dátach a sú ukázané dosiahnuté výsledky. This thesis deals with the design of novel hardware architectures for packet classification. The main goal is to propose general and flexible hardware approaches capable of classifying packets on high-speed computer networks. The approaches need to be configurable via P4 language description and need to be scaleable to 100 Gbps and faster networks.  The thesis starts with an analysis of the current state of the art in packet classification on high-speed networks. Based on the analysis, new architectures for packet classification are proposed. The architectures are designed with scalability, flexibility, and memory efficiency in mind. The goal is to achieve high throughput while maintaining P4-programmability and the ability to carry out general packet classification. Proposed approaches are further optimized and extended to be as efficient as possible. The first architecture uses the DCFL algorithm extended by a parallel TCAM memory, memory duplication and ruleset analysis. The goal is to achieve general packet classification, which has small memory requirements and offer a trade-off between the achieved throughput and the memory requirements. The second proposed approach is more specialized. It optimizes exact match packet classification by leveraging the distributed memories on FPGAs to speed up the Cuckoo hashing algorithm. The main goal is to achieve very high throughputs efficiently. Both approaches are further extended by proposing a caching mechanism that enables efficient external memory usage. Finally, all of the proposed mechanisms are evaluated on real network data, and the achieved results are shown.
Keywords: DCFL; filtrovanie paketov; FPGA; klasifikácia; kukučie hešovanie; optimalizácie; P4; trie; vyhľadávacia tabuľka; vyrovnávacia pamäť; vysokorýchlostné siete; cache; classification; cuckoo hashing; DCFL; FPGA; hash table; high-speed networks; optimization; P4; packet filtering; trie

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: https://hdl.handle.net/11012/249426

Permalink: http://www.nusl.cz/ntk/nusl-623618


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Doctoral theses