Název: Low-latency AES encryption for High-Frequency Trading on FPGA
Autoři: Cíbik, Peter ; Růžek, Michal ; Dvořák, Milan
Typ dokumentu: Příspěvky z konference
Jazyk: eng
Nakladatel: Vysoké učení technické v Brně, Fakulta elektrotechniky a komunikačních technologií
Abstrakt: This paper presents a Field Programmable Gate Array (FPGA) powered low–latency solution for secure communication with the stock exchange. It presents architecture design and optimization techniques used to ensure the required security level without impacting the latency, which is the most critical domain in High-Frequency Trading (HFT). The National Stock Exchange of India (NSE) chose Advanced Encryption Standard (AES) with 256 bit key length in Galoise-Counter Mode (GCM) as the encryption algorithm for Non-NEAT Front End (NNF) connections.
Klíčová slova: AES; Cryptography; Decryption; Encryption; Field–Programmable Gate Array; FPGA; GCM; Hardware acceleration; HFT; High- Frequency Trading; National Stock Exchange of India; NSE; VHDL
Zdrojový dokument: Proceedings I of the 30st Conference STUDENT EEICT 2024: General papers, ISBN 978-80-214-6231-1, ISSN 2788-1334

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: https://hdl.handle.net/11012/249242

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-622540