Original title: Vývoj algoritmu pro optimalizaci hodinově vyvážených buněk v digitálně standardní knihovně
Translated title: Development of an algorithm for optimizing clock balanced cells in a digital standard cell library
Authors: Kříž, Lukáš ; Frýza, Tomáš (referee) ; Král, Vojtěch (advisor)
Document type: Bachelor's theses
Year: 2024
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [cze] [eng]
Bakalářská práce se zaměřuje na analýzu a optimalizaci hodinově vyvážených buněk v digitální standardní knihovně. Cílem práce bylo prozkoumat dopad buněk v CMOS technologii a posoudit jejich vliv na stabilitu hodinového signálu. Důraz byl kladen na dopad nevyvážených hodinových buněk v cestě hodinového signálu a jsou popsány následky, které mohou nastat, pokud jsou tyto buňky použity. V rámci bakalářské práce byly ručně simulovány buňky logických operátorů, jako je buffer, invertor, AND a OR. Je zde ukázáno, jak se buňky zapojují v CMOS technologii pomocí PMOS a NMOS tranzistorů a je popsán proces, jak se buňka vyvažuje. Veškeré simulace byly prováděny v prostředí ngspice. Následně byl celý proces zautomatizován vývojem algoritmu v jazyku Python. The bachelor thesis focuses on the analysis and optimization of clock-balanced cells in a digital standard library. The bachelor thesis was to explore the impact of cells in CMOS technology and assess their influence on the stability of the clock signal. Emphasis was placed on the effects of unbalanced clock cells in the path of the clock signal path, and the consequences that may arise if these cells are used. As part of the bachelor thesis, cells of logical operators such as buffer, inverter, AND, and OR were simulated. It is demonstrated how these cells are implemented in CMOS technology using PMOS and NMOS transistors, and the process of cell balancing is described. All simulations were conducted in the ngspice environment. Subsequently, the whole process was automated by developing an algorithm in Python.
Keywords: Clock balanced cells; Clock tree synthesis; Clock unbalanced cells; CMOS technology; Differential evolution; Digital standard cell; Hold time; Interval halving method; netlist; Python; Setup time; Static timing analysis; CMOS technologie; Diferenciální evoluce; Digitální Standardní buňka; Hodinově nevyvážené buňky; Hodinově vyvážené buňky; Hold time; Metoda půlení intervalů; Netlist; Python; Setup time; Statická časová analýza; Syntéza hodinového stromu

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: https://hdl.handle.net/11012/246738

Permalink: http://www.nusl.cz/ntk/nusl-618724


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses