Original title: Grafický simulátor superskalárních procesorů
Translated title: Graphical Simulator of Superscalar Processors
Authors: Vávra, Jan ; Mrázek, Vojtěch (referee) ; Jaroš, Jiří (advisor)
Document type: Master’s theses
Year: 2021
Language: eng
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [eng] [cze]
Práce se zabývá implementací simulátoru superskalárního procesoru. Implementace se odvíjí od existujících simulátorů a jejich chybějících částí. Simulátor umí vykonávat instrukční sadu RISC-V, ovšem je umožněno přidání jakékoli RISC instrukční sady. Simulátor má deterministickou predikci skoku. Části procesoru lze upravovat. Součástí je i editor kódu pro danou instrukční sadu. The focus of this thesis is implementation of the superscalar simulator. The implementation follows research of existing simulators and tries to implement missing features from them. Simulator uses RISC-V instruction set architecture, but architecture can be swapped for any RISC instruction set. Simulator implements deterministic branch prediction. Parts of the simulation can be configured. The simulator application also contains a text editor for inputting source code.
Keywords: datové konflikty; Gshare; interaktivní; Java; load bypassing; load forwarding; OOP; predikce skoku; procesor; RISC-V; simulátor; superskalární; Tomasulo algoritmus; branch prediction; data hazards; Gshare; interactive; Java; load bypassing; load forwarding; OOP; processor; RISC-V; simulator; superscalar; Tomasulo algorithm

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/200100

Permalink: http://www.nusl.cz/ntk/nusl-592112


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses