Original title:
Jednotky pro asynchronní přechody v obvodech FPGA
Translated title:
Asynchronous communication interfaces in FPGA
Authors:
Cabal, Jakub ; Fujcik, Lukáš (referee) ; Bohrn, Marek (advisor) Document type: Bachelor's theses
Year:
2015
Language:
cze Publisher:
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií Abstract:
[cze][eng]
Cílem této práce je provést rozbor a implementaci jednotek pro řešení asynchronních přechodů v obvodech FPGA. Tyto přechody jsou nevyhnutelné ve složitějších obvodových návrzích a jejich nesprávná implementace může vést ke ztrátě nebo poškození dat. Dále se práce zaměřuje na aplikování správných omezujících podmínek (constraints). V praktické části této práce je popsána realizovaná knihovna asynchronních přechodů. Dále praktická část práce popisuje vytvořenou metodiku použití asynchronních přechodů, jejíž uplatnění je demonstrováno na případové studii v obvodu síťové karty vytvořeném pro akceleračníkartu COMBO-80G.
The aim of this thesis is to analyze the options for implementation of asynchronous modules for clock domain crossing in an FPGA circuit. Such crossings are inevitable in moderately complex firmware designs and can lead to data corruption or loss, if implemented incorrectly. Furthermore, the work deals with application of correct constraints. The practical part of this work describes an implemented library of clock domain crossing modules. Further, the practical part describes a created methodology for use of clock domain crossing modules, whose application is demonstrated in a case study of a network interface card circuit created for the acceleration card COMBO-80G.
Keywords:
clock domain crossing; constraints; FIFO; FPGA; VHDL; asynchronní přechod; FIFO; FPGA; omezující podmínky; VHDL
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/40814