Original title: Hardwarová akcelerace analýzy a extrakce položek z hlaviček paketů
Translated title: Hardware Acceleration of Analysis and Header Field Extraction
Authors: Polčák, Libor ; Tobola, Jiří (referee) ; Kořenek, Jan (advisor)
Document type: Bachelor's theses
Year: 2008
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]
Tato práce se zabývá analýzou paketů a jejich zpracováním ve vysokorychlostních sítích za použití FPGA. Byl navržen model analýzy protokolů a vhodná hardwarové architektura. Popis protokolů je možno vytvořit pomocí XML, který je automatizovaně převeden do popisu ve VHDL. Díky tomu, že se zpracovává současně více bajtů, případně hlaviček protokolů, v jednom hodinovém cyklu, je navržená jednotka schopna zpracovávat pakety na rychlostech 10 Gb/s. This work deals with packet analysis and processing for high speed networks using FPGA. Model of the analysis and hardware architecture have been proposed. Protocols can be specified in XML. Automated tool is able to convert this specification to VHDL. As mul- tiple bytes and protocol headers are processed within one clock cycle simultaneously, the proposed unit is able to handle packet processing on 10 Gbps speed and higher.
Keywords: FPGA; header field extraction; Network; packet analysis; analýza paketů; extrakce položek; FPGA.; Síť

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/55381

Permalink: http://www.nusl.cz/ntk/nusl-545802


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses