Original title:
Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy
Translated title:
Mapping of Algorithms to FPGA Using High-Level Synthesis Tools
Authors:
Kupka, David ; Martínek, Tomáš (referee) ; Kořenek, Jan (advisor) Document type: Bachelor's theses
Year:
2011
Language:
cze Publisher:
Vysoké učení technické v Brně. Fakulta informačních technologií Abstract:
[cze][eng]
Tato práce se zabývá způsoby popisu hardware. Představuje metody používané při syntéze popisu a následně na sadě algoritmů porovnává dnes běžný nízkoúrovňový popis v jazyce VHDL s nově nastupující vysokoúrovňovou syntézou, kdy je komponenta popisována na algoritmické úrovni ve vyšším programovacím jazyce. Předmětem srovnání je poměr času potřebného pro implementaci a optimálnosti výsledné komponenty.
This thesis deals with ways to describe hardware. It presents the methods used in the synthesis of the description and then it compares on a set of algorithms currently common low level description in VHDL with the newly emerging high-level synthesis, where a component is described at a algorithmic level in higher programming language. The object of comparison is the ratio of time required for implementation and optimality of the resulting components.
Keywords:
comparsion; hardware description; High-Level Synthesis; synthesis; VHDL; popis hardware; srovnání; syntéza; VHDL; Vyskoúrovňová syntéza
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/55739