Název: Aproximace obvodů v nástroji Yosys
Překlad názvu: Approximation of Digital Circuits in Yosys Tool
Autoři: Plevač, Lukáš ; Vašíček, Zdeněk (oponent) ; Mrázek, Vojtěch (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2022
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
Cílem této práce je představení rozšíření cgploss, které slouží k optimalizaci kombinačních obvodů v nástroji Yosys. V první části práce bude představena metoda Kartézského genetického programování, která lze použít na návrh a optimalizaci obvodů. Tato kapitola dále popisuje možné reprezentace kombinačních obvodů pro Kartézské genetické programování. Následuje představení nástroje Yosys z uživatelského i implementačního hlediska a popis tvorby rozšíření pro tento nástroj. Následující kapitola popisuje návrh rozšíření cgploss a jeho vnitřní struktury. Dále je popisována implementace rozšíření a jeho ovládání. V závěru práce je otestována funkčnost nástroje a jednotlivé použité reprezentace obvodu jsou porovnány mezi sebou. The goal of this work is introduction of cgploss extension. This extension is extension for combinational logic circuits optimization in Yosys tool. Cartesian genetic programming is introduced in the first part of this work. Cartesian genetic programming is a design and optimization method that can be used for circuit optimization and approximation. This chapter introduces representation of combinational logic circuits for Cartesian genetic programming. The next chapter introduces Yosys tool and possibilities of the Yosys extending. The proposed 'cgploss' extension is introduced in the next chapter. The chapter also provides details about the implementation and the usage. The last chapter tests cgploss extension and compares representation of combinational logic circuits.
Klíčová slova: AIG; And-inverter graph; CGP; hradlová reprezentace; Kartézské genetické programování; kombinační obvod; logické hradlo; Majority-Inverter Graph; MIG; optimalizace; optimalizace kombinačních obvodů; Verilog; Yosys; AIG; And-inverter graph; Cartesian genetic programming; CGP; combinational circuit; combinational circuits optimization; logic gate; logic gates representation; Majority-Inverter Graph; MIG; optimization; Verilog; Yosys

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/207211

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-504753


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce