Název:
Implementace vrstvy RS-FEC pro 400 Gb/s Ethernet
Překlad názvu:
RS-FEC layer implementation for 400Gb/s ethernet
Autoři:
Zahálka, Patrik ; Kekely, Lukáš (oponent) ; Vyroubal, Petr (vedoucí práce) Typ dokumentu: Diplomové práce
Rok:
2020
Jazyk:
eng
Nakladatel: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstrakt: [eng][cze]
Tato diplomová práce se věnuje problematice VLSI návrhu a implementaci vrstvy RS-FEC pro 400 Gb/s Ethernet do FPGA Intel® Stratix® 10 DX 2100. V práci je charakterizován současný stav rychlostí Ethernetu, význam a kontext samoopravných kódů v rámci protokolu Ethernet. Dále je popsána výroba PLD čipů i matematická podstata RS sa moopravných kódů. V části praktické je představen návrh řešení systému RS-FEC, který byl realizován genericky pomocí jazyka VHDL. Zároveň byly jeho komponenty implementovány a v závěrečné diskusi je popsáno jeho řešení, dosažené výsledky včetně jeho budoucího rozšíření.
This Master’s thesis deals with RS-FEC layer implementation using VLSI hardware description for 400 GE (Gigabit Ethernet) in the FPGA Intel® Stratix® 10 DX 2100. In the theoretical part of this work, current state of Ethernet speeds and context of RS-FEC layer within Ethernet protocol is described including PLD fabrication process and mathematical aspects of RS-FEC self-correction algorithm. In the practical part, parametrizable RS-FEC system is described including evaluation of the first results achieved and future scope of this project is discussed.
Klíčová slova:
400 Gbps Ethernet; Forward Error Correction; FPGA; Reed-Solomon Error Correction Codes; 400 Gb/s Ethernet; FPGA; Reed-Solomonovy samoopravné kódy
Instituce: Vysoké učení technické v Brně
(web)
Informace o dostupnosti dokumentu:
Plný text je dostupný v Digitální knihovně VUT. Původní záznam: http://hdl.handle.net/11012/189374