Original title: Procesní jednotka pro analýzu a editaci síťového provozu v FPGA
Translated title: Processing Unit for Analysis and Modification of Network Traffic
Authors: Pazdera, Jan ; Kořenek, Jan (referee) ; Martínek, Tomáš (advisor)
Document type: Master’s theses
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]
Tato práce se zabývá návrhem a implementací Procesní jednotky pro analýzu a editaci síťového provozu. Jejím úkolem je analyzovat příchozí síťový tok a provádět editace hlaviček paketů nezbytné pro jejich správné doručení. Navržená architektura má následující vlastnosti. Vychází z konceptu proudových procesorů, který umožňuje paralelní zpracování nezávislých elementů proudu (paketů). Dovoluje použít více proudových klientů pracujících nad stejným proudem, čímž umožňuje provádět několik výpočtů zároveň. Proudoví klienti mohou fungovat buď autonomně, nebo mohou být řízeni programem. Pakety jsou zpracovávány na základě vstupních metadat a po úpravě posílány na výstup. Implementace je provedena v jazyce VHDL. Cílovou technologií je programovatelné hradlové pole (FPGA). This paper deals with the design and implementation of the Processing Unit for Analysis and Modification of Network Traffic. The proposed unit is intended to analyse an incoming network traffic and perform packet header editations to provide the proper packet delivery. The designed architecture has the following characteristics. It is based on the stream processor concept which allows to process independent stream elements (i.e. packets) in parallel. Multiply stream clients can be used to process the same stream data concurrently. The stream clients can be driven either autonomously or by program. The packets are processed according to the incoming metadata and transmited to the output. The Processing Unit has been implemented in VHDL language. The target technology is Field Programmable Gate Array (FPGA).
Keywords: Ethernet; FPGA; IPv4; IPv6; Liberouter; Stream processor; VHDL; Ethernet; FPGA; IPv4; IPv6; Liberouter; Proudový procesor; VHDL

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/187562

Permalink: http://www.nusl.cz/ntk/nusl-412944


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses